JPS6074549A - 半導体装置 - Google Patents
半導体装置Info
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- JPS6074549A JPS6074549A JP58181972A JP18197283A JPS6074549A JP S6074549 A JPS6074549 A JP S6074549A JP 58181972 A JP58181972 A JP 58181972A JP 18197283 A JP18197283 A JP 18197283A JP S6074549 A JPS6074549 A JP S6074549A
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- gate
- basic
- basic cells
- semiconductor device
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Classifications
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/90—Masterslice integrated circuits
- H10D84/903—Masterslice integrated circuits comprising field effect technology
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
- H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/02—Manufacture or treatment characterised by using material-based technologies
- H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
- H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１）発明の技術分野
本発明はＭＯＳゲートをアレイ状に配設し、配線パター
ンによって任意の論理回路を形成するＭＯＳゲートアレ
イマスクスライスＬＳＩに係り。
ンによって任意の論理回路を形成するＭＯＳゲートアレ
イマスクスライスＬＳＩに係り。
特にゲート金属を延長して配線を行なうことにより高い
集積化が行える半導体装置に関する。
集積化が行える半導体装置に関する。
（２）技術の背景
近年、ＭＯ３集積回路技術の発展に伴い、ＬＳＩチップ
内の素子数が増加し、このチップ内の配線方式も種々多
様なものが提案されている。その中でＳｔ（シリコン）
基板上に成るレベル迄品種によって不変の共通なプロセ
ス工程を有し、それ以後のプロセスはＬＳＩの品種によ
って配線を変更できるマスクスライス方式と呼ばれてい
るものが有る。そしてこのマスクスライス方式では基本
論理ゲートを構成するユニットセル内の配線とユニット
セル間の配線が多層配線層により行なわれ。
内の素子数が増加し、このチップ内の配線方式も種々多
様なものが提案されている。その中でＳｔ（シリコン）
基板上に成るレベル迄品種によって不変の共通なプロセ
ス工程を有し、それ以後のプロセスはＬＳＩの品種によ
って配線を変更できるマスクスライス方式と呼ばれてい
るものが有る。そしてこのマスクスライス方式では基本
論理ゲートを構成するユニットセル内の配線とユニット
セル間の配線が多層配線層により行なわれ。
各層配線の割振り等によってはより高集積化が可能であ
る。
る。
このマスクスライス方式で製造されるゲートアレイとは
セルをアレイ状に配置し、該セル間に配線領域が設けら
れており、アレイ状セルの周辺に入出力回路を有してい
るＬＳＩを言う。
セルをアレイ状に配置し、該セル間に配線領域が設けら
れており、アレイ状セルの周辺に入出力回路を有してい
るＬＳＩを言う。
（３）従来技術の問題点
従来のＣＭＯＳゲートアレイのマスクスライスの基本ゲ
ートは一般に第１図（ａ）、 （ｂ）、 Ｉｃ）に示す
様な構造を為し、これらをベーシックセルＢＣ（すなわ
ち基本ゲー）ＢＣ）と称している。第１図（ａ）はｐチ
ャンネルＭ ＯＳ Ｆ Ｅ Ｔ （Ｆｉｅｌｄ Ｅｆｆ
ｅｃｔ Ｔｒａｎｓｉｓｔｏｒ ） Ｔｒｃａ 、Ｔｒ
ａ２とｎチャンネルＭＯ３ＦＥＴＴｒａ ３ 、Ｔｒａ
ａを配置したベーシックセルＢＣが示されている。そし
て前記ＦＥＴの配線に際して、金属配線によるゲートＧ
ａ＋〜Ｇａａが設けられている。第１図（ト））は第１
図（ａｌと同様にｐチャンネル、ｎチャンネルＦＥＴの
配置が為されており。
ートは一般に第１図（ａ）、 （ｂ）、 Ｉｃ）に示す
様な構造を為し、これらをベーシックセルＢＣ（すなわ
ち基本ゲー）ＢＣ）と称している。第１図（ａ）はｐチ
ャンネルＭ ＯＳ Ｆ Ｅ Ｔ （Ｆｉｅｌｄ Ｅｆｆ
ｅｃｔ Ｔｒａｎｓｉｓｔｏｒ ） Ｔｒｃａ 、Ｔｒ
ａ２とｎチャンネルＭＯ３ＦＥＴＴｒａ ３ 、Ｔｒａ
ａを配置したベーシックセルＢＣが示されている。そし
て前記ＦＥＴの配線に際して、金属配線によるゲートＧ
ａ＋〜Ｇａａが設けられている。第１図（ト））は第１
図（ａｌと同様にｐチャンネル、ｎチャンネルＦＥＴの
配置が為されており。
一方の金属配線を切り離して、ゲート端子が２つに分れ
てＧｂ１〜Ｇｂ７が設けられている。以上のＭＯＳＦＥ
Ｔの構成はＴｒａ ＋とＴｒａ２＋及びＴｒａ ３とＴ
ｒａ ４がそれぞれ直列に接続し、ＴｒｃａとＴｒａ３
＋ Ｔｒａ２とＴｒａ ａのそれぞれのゲートが接続さ
れている。そしてＴｒｂ ＋とＴｒｂ２． Ｔｒｂ３と
Ｔｒｂ ４がそれぞれ直列に接続し、Ｔｒｂ＋とＴｒｂ
３のそれぞれのゲートが金属配線により Ｇｂｉ−Ｇ
ｂａ、Ｇｂ６．又Ｔｒｂ ２にはＧｂｉ −Ｇｂａ 、
↑ｒｂｍにはＧｂ！ｌ−Ｇｂｉが配設されている。第１
図（Ｃ）は、ＰチャンネルＦ［！↑Ｔｒｃ ＋とＴｒ
Ｃ２、Ｔｒａ３とｎチャンネルＦＥＴＴｒｃａ ＋ Ｔ
ｒｃａ ＋ Ｔｒｃａがそれぞれ接続され、Ｔｒｃａと
Ｔｒｃａ 、Ｔｒｃ２とＴｒｃａ 、Ｔｒａ３とＴｒｃ
ｓがそれぞれ接続され、ゲート端子Ｇｃ＋〜Ｇｃａが
設けられている。前記ゲート金属は前述と同様に金属配
線で接続されている。そして金属配線の両側はそれぞれ
ソース（５ｏｕｒｃｅ） ＋ ドレイン（ｄｒａｉｎ
）の領域の何れかを構成している。
てＧｂ１〜Ｇｂ７が設けられている。以上のＭＯＳＦＥ
Ｔの構成はＴｒａ ＋とＴｒａ２＋及びＴｒａ ３とＴ
ｒａ ４がそれぞれ直列に接続し、ＴｒｃａとＴｒａ３
＋ Ｔｒａ２とＴｒａ ａのそれぞれのゲートが接続さ
れている。そしてＴｒｂ ＋とＴｒｂ２． Ｔｒｂ３と
Ｔｒｂ ４がそれぞれ直列に接続し、Ｔｒｂ＋とＴｒｂ
３のそれぞれのゲートが金属配線により Ｇｂｉ−Ｇ
ｂａ、Ｇｂ６．又Ｔｒｂ ２にはＧｂｉ −Ｇｂａ 、
↑ｒｂｍにはＧｂ！ｌ−Ｇｂｉが配設されている。第１
図（Ｃ）は、ＰチャンネルＦ［！↑Ｔｒｃ ＋とＴｒ
Ｃ２、Ｔｒａ３とｎチャンネルＦＥＴＴｒｃａ ＋ Ｔ
ｒｃａ ＋ Ｔｒｃａがそれぞれ接続され、Ｔｒｃａと
Ｔｒｃａ 、Ｔｒｃ２とＴｒｃａ 、Ｔｒａ３とＴｒｃ
ｓがそれぞれ接続され、ゲート端子Ｇｃ＋〜Ｇｃａが
設けられている。前記ゲート金属は前述と同様に金属配
線で接続されている。そして金属配線の両側はそれぞれ
ソース（５ｏｕｒｃｅ） ＋ ドレイン（ｄｒａｉｎ
）の領域の何れかを構成している。
この第１図（ａ）の基本ゲートを用いて構成した論理ゲ
ートの例を第２図（ａｌ 、 （ｂ） 、 （ｅ） 、
＋ｄ）に示す。第２図（ａ）、 （ｂｌ 、 （Ｃ１
、（ｄｌはそれぞれ２人力ＮＡＮＤゲート、２人力ＮＯ
Ｒゲート、４人力ＮＡＮＤゲート及び２人力ＡＮＤ２つ
とこの２人力ＡＮＤの出力を入力する２人力ＮＯＲから
なる論理ゲートを構成している。第２図（ａｌ） 、（
ｂｌ） 、（ｃｌ） 。
ートの例を第２図（ａｌ 、 （ｂ） 、 （ｅ） 、
＋ｄ）に示す。第２図（ａ）、 （ｂｌ 、 （Ｃ１
、（ｄｌはそれぞれ２人力ＮＡＮＤゲート、２人力ＮＯ
Ｒゲート、４人力ＮＡＮＤゲート及び２人力ＡＮＤ２つ
とこの２人力ＡＮＤの出力を入力する２人力ＮＯＲから
なる論理ゲートを構成している。第２図（ａｌ） 、（
ｂｌ） 、（ｃｌ） 。
５−
（ｄｌ）は第２図ｆａ） 、 （ｂ） 、 （Ｃ１、（
ｄｌ （７）それぞれの論理ゲート回路である。そして
これ等の論理ゲート単位をユニットセルＵＣと称するこ
とにする。そしてこのユニットセルは少くとも１つの基
本ゲートから構成され、論理機能を呈するものである。
ｄｌ （７）それぞれの論理ゲート回路である。そして
これ等の論理ゲート単位をユニットセルＵＣと称するこ
とにする。そしてこのユニットセルは少くとも１つの基
本ゲートから構成され、論理機能を呈するものである。
尚。
第２図（ａｌ、 （ｂ）、 （ｃｌ、 ＋ｄ）の０印は
５ｔ−Ａ７！コンタクトホールＣであり各配線層間配線
の接続に用いられている。第２図Ｔａ）、 Ｔｂ）に於
てＰチャンネルＭＯ３ＦＥＴＴｒ＋ ＋ Ｔｒ２はドレ
インＤ１が共通で、それぞれのソースに３１．５２に５
ｉ−Ａ Ｉ！コンタクトホールＣを介して電源■ｃｃの
パターンが配設されている。一方、ｎチャンネルＭＯＳ
Ｆ ＥＴＴｒ３゜ＴｒａはＴｒ３のドレインＤ３とＴ
ｒｉのソースＳ４が共通でＴｒａのＢ４はＴｒａ 、
Ｔｒ２のＤｌと接続し。
５ｔ−Ａ７！コンタクトホールＣであり各配線層間配線
の接続に用いられている。第２図Ｔａ）、 Ｔｂ）に於
てＰチャンネルＭＯ３ＦＥＴＴｒ＋ ＋ Ｔｒ２はドレ
インＤ１が共通で、それぞれのソースに３１．５２に５
ｉ−Ａ Ｉ！コンタクトホールＣを介して電源■ｃｃの
パターンが配設されている。一方、ｎチャンネルＭＯＳ
Ｆ ＥＴＴｒ３゜ＴｒａはＴｒ３のドレインＤ３とＴ
ｒｉのソースＳ４が共通でＴｒａのＢ４はＴｒａ 、
Ｔｒ２のＤｌと接続し。
Ｔｒ３のソースＳ３にＳｔ −ＡβコンタクトホールＣ
を介して電源Ｖｓｓのパターンが配設されている。
を介して電源Ｖｓｓのパターンが配設されている。
そして、ゲート端子Ａ ＋ 、 Ｂ ＋が入力でＴｒｙ
。
。
Ｔｒ２のドレインＤ３とＴｒａのドレインＤ４がらＳｉ
−Ａｊ！コンタクトホールＣを介して出力Ｘ１が取り出
される。この論理式はＸ ＋ −Ａ ＋ ・Ｂ１と６− なり、入力Ａ＋、Ｂ＋に″Ｈ″レベルの場合のみ出力は
″Ｌ″レベルとなり、その他の条件では出力は″Ｈ″レ
ベルとなる２人力ＮＡＮＤ論理ゲートが構成されている
。
−Ａｊ！コンタクトホールＣを介して出力Ｘ１が取り出
される。この論理式はＸ ＋ −Ａ ＋ ・Ｂ１と６− なり、入力Ａ＋、Ｂ＋に″Ｈ″レベルの場合のみ出力は
″Ｌ″レベルとなり、その他の条件では出力は″Ｈ″レ
ベルとなる２人力ＮＡＮＤ論理ゲートが構成されている
。
第２図（ｂｌ、（ｂｌ） ニ於て、ｐチャンネルＭＯ３
ＦＥＴＴｒ６．Ｔｒａ、ｎチャンネル領域 Ｓ Ｆ Ｅ
ＴＴｒｖ、 Ｔｒｅの配置は第２図＋ａ）と同様に設け
られている。そしてＦＥＴＴｒｌｌのソースは５ｔ−Ａ
ｌコンタクトホールＣを介して電源ＶＣＣのパターン
に配線され、ＴｒｅのソースはＴｒｔのドレインであり
而も前記Ｔｒｅのドレインを成している領域にＳｉ −
Ａ７１コンタクトを介して接続されている。前記１’Ｉ
！ＴＴｒ７のソースとＴｒｅのソースは電源Ｖｓｓのパ
ターンに５ｉ−Ａｊ！コンタクトホールＣを介して配線
されている。そして金属配線が為されているゲートＡ２
．Ｂ２はＦＥＴＴｒｓとＴｒｔ 、ＦＥＴＴｒｓとＴｒ
ｅのそれぞれのゲートが接続され入力端子となっている
。更にＦＥＴ ＴｒｉのドレインからＳｉ−ＡＩｌコン
タクトホールＣを介して出力Ｘ２が取り出されている。
ＦＥＴＴｒ６．Ｔｒａ、ｎチャンネル領域 Ｓ Ｆ Ｅ
ＴＴｒｖ、 Ｔｒｅの配置は第２図＋ａ）と同様に設け
られている。そしてＦＥＴＴｒｌｌのソースは５ｔ−Ａ
ｌコンタクトホールＣを介して電源ＶＣＣのパターン
に配線され、ＴｒｅのソースはＴｒｔのドレインであり
而も前記Ｔｒｅのドレインを成している領域にＳｉ −
Ａ７１コンタクトを介して接続されている。前記１’Ｉ
！ＴＴｒ７のソースとＴｒｅのソースは電源Ｖｓｓのパ
ターンに５ｉ−Ａｊ！コンタクトホールＣを介して配線
されている。そして金属配線が為されているゲートＡ２
．Ｂ２はＦＥＴＴｒｓとＴｒｔ 、ＦＥＴＴｒｓとＴｒ
ｅのそれぞれのゲートが接続され入力端子となっている
。更にＦＥＴ ＴｒｉのドレインからＳｉ−ＡＩｌコン
タクトホールＣを介して出力Ｘ２が取り出されている。
又図示されている如＜ ＦＥＴ Ｔｒｖのドレインであ
りＴｒｅのドレインでも有る共通領域から５ｉ−Ａβコ
ンタクトホールＣを介して出力Ｘ２が取り出されている 従って前記ＰＥＴ Ｔｒ ！ｌ −Ｔｒ ｅの配線の結
果、２人力ＮＯＲ（Ｘ ２ ＝Ａ Ｉ ＋８２）の論理
ゲートが構成されることになる。従ってこれは入力Ａ２
．Ｂ２の両方が“Ｌ”の時に“Ｈ”レベルが出力され。
りＴｒｅのドレインでも有る共通領域から５ｉ−Ａβコ
ンタクトホールＣを介して出力Ｘ２が取り出されている 従って前記ＰＥＴ Ｔｒ ！ｌ −Ｔｒ ｅの配線の結
果、２人力ＮＯＲ（Ｘ ２ ＝Ａ Ｉ ＋８２）の論理
ゲートが構成されることになる。従ってこれは入力Ａ２
．Ｂ２の両方が“Ｌ”の時に“Ｈ”レベルが出力され。
それ以外の条件に於て“Ｌ”レベルが出力される。
第２図（Ｃ１，（ｄｌはｐチャンネルＦ Ｅ ＴＴｒ９
〜Ｔｒ＋ ２ 。
〜Ｔｒ＋ ２ 。
ｎチャンネルＦＥＴＴｒ＋ ３〜Ｔｒ＋ ａを第２図（
ａｌに示したＢＣを２倍使用し、前述したように５ｉ−
ＡＪコンタクトホールＣを介して配線され４人力ＮＡＮ
Ｄ（Ｘ３＝Ａ３・Ｂ３・Ｃ３・Ｂ３）が構成されている
。前記ＰＥＴ ＴｒｉとＴｒ＋ ｓ 、ＦＥＴＴｒ＋
ｏと↑ｙｌ ４ 、 ｐＥＴ Ｔｒ＋ ＋とＴｒ＋ ｅ
、ＦＥＴＴｒ＋ ２とＴｒｙｓのゲートはそれぞれ金
属配線が為され、入力Ａ ３１Ｂ３Ｃ３，Ｂ３を取り出
せる様に配設されている。
ａｌに示したＢＣを２倍使用し、前述したように５ｉ−
ＡＪコンタクトホールＣを介して配線され４人力ＮＡＮ
Ｄ（Ｘ３＝Ａ３・Ｂ３・Ｃ３・Ｂ３）が構成されている
。前記ＰＥＴ ＴｒｉとＴｒ＋ ｓ 、ＦＥＴＴｒ＋
ｏと↑ｙｌ ４ 、 ｐＥＴ Ｔｒ＋ ＋とＴｒ＋ ｅ
、ＦＥＴＴｒ＋ ２とＴｒｙｓのゲートはそれぞれ金
属配線が為され、入力Ａ ３１Ｂ３Ｃ３，Ｂ３を取り出
せる様に配設されている。
出力Ｘ３は前記ＦＥＴＴｒｏ、 Ｔｒ＋ ２１ Ｔｒ＋
３１”Ｔｒ、＋ ａのドレインとＦＥＴ Ｔｒ＋ ６
のドレインからＳｉ−ＡβコンタクトホールＣを介して
取り出せるように配線されている同図に示す様に構成、
配線された結果、前記論理ゲートは、入力Ａ３．Ｂ３゜
Ｃ５Ｄ３が全てＨ”レベルの時、出力×３が“Ｌ″レベ
ルなり、その他の条件に於て“Ｈ”レベルが出力される
。
３１”Ｔｒ、＋ ａのドレインとＦＥＴ Ｔｒ＋ ６
のドレインからＳｉ−ＡβコンタクトホールＣを介して
取り出せるように配線されている同図に示す様に構成、
配線された結果、前記論理ゲートは、入力Ａ３．Ｂ３゜
Ｃ５Ｄ３が全てＨ”レベルの時、出力×３が“Ｌ″レベ
ルなり、その他の条件に於て“Ｈ”レベルが出力される
。
第２図（ｄ）、 Ｔｄ）は第２図（ｅ）同様に、Ｐチャ
ンネルＦ ＥＴＴｒ＋ ｔ 〜Ｔｒ２ｏ 、ｎチャンネ
ルＦＥＴＴｒ２＋−Ｔｒ２ｇが配設され、論理式Ｘ ４
＝Ａ ４・Ｂ４＋Ｃ４・Ｂ４で表わせる回路が構成さ
れている。所謂Ｉ Ａ ａ Ｉ Ｂ ｍを入力するＡＮ
ＤゲートとＣ４，Ｂ４を入力するＡＮＤゲートからの出
力がＮＯＲゲートに入力し、出力Ｘ４が取り出せる構成
を為している。
ンネルＦ ＥＴＴｒ＋ ｔ 〜Ｔｒ２ｏ 、ｎチャンネ
ルＦＥＴＴｒ２＋−Ｔｒ２ｇが配設され、論理式Ｘ ４
＝Ａ ４・Ｂ４＋Ｃ４・Ｂ４で表わせる回路が構成さ
れている。所謂Ｉ Ａ ａ Ｉ Ｂ ｍを入力するＡＮ
ＤゲートとＣ４，Ｂ４を入力するＡＮＤゲートからの出
力がＮＯＲゲートに入力し、出力Ｘ４が取り出せる構成
を為している。
以上４種類のユニットセルの論理ゲートが配線され前例
を示したが、その他の論理ゲートがマスクのパターンを
変えて配線プロセス工程を行なう事で構成させても良い
。そして前記配線プロセスは、配線層を重ね、各配線層
間をＳト＾！コンタクトホールＣで接続を行なう。一方
、前記ユニットセルとＬＳＩ外部と接続する為の入出力
回路を組９− み合せた大規模な論理ゲー）ＬＳ Ｉは計算機によりＩ
Ｃチップに配線層を配線することで形成される。この様
な作業をルータと称している。前記大規模な論理ゲート
を第３図に示す様に配列することでゲートアレイＬＳＩ
が構成されている。
を示したが、その他の論理ゲートがマスクのパターンを
変えて配線プロセス工程を行なう事で構成させても良い
。そして前記配線プロセスは、配線層を重ね、各配線層
間をＳト＾！コンタクトホールＣで接続を行なう。一方
、前記ユニットセルとＬＳＩ外部と接続する為の入出力
回路を組９− み合せた大規模な論理ゲー）ＬＳ Ｉは計算機によりＩ
Ｃチップに配線層を配線することで形成される。この様
な作業をルータと称している。前記大規模な論理ゲート
を第３図に示す様に配列することでゲートアレイＬＳＩ
が構成されている。
第３図に於てゲートアレイのＬＳＩチップはユニットセ
ルＵＣがアレイ状に配列され、前記ユニットセルの回り
には外部との接続に必要な入出力回路Ｉ１０が設けられ
、更に該入出力回路１１０の周囲に端子となるパッドＰ
が峻けられている。
ルＵＣがアレイ状に配列され、前記ユニットセルの回り
には外部との接続に必要な入出力回路Ｉ１０が設けられ
、更に該入出力回路１１０の周囲に端子となるパッドＰ
が峻けられている。
そしてアレイ状に設けられているユニットセル００間に
は配線のチャンネル領域ＣＨが有り、Ａｌ配線が出来る
様になっている。
は配線のチャンネル領域ＣＨが有り、Ａｌ配線が出来る
様になっている。
次にＣＭＯＳゲートアレイが実際に配線されている具体
例を第４図で説明する。第４図に於て。
例を第４図で説明する。第４図に於て。
基本ゲートから構成されている２列のベーシックセルＢ
Ｃの並びが配線の領域のチャンネルを境として並列に複
数列設けられている。前記配線のチャンネルにベーシッ
クセルＢＣ並びと平行な実線で示されている直線は１層
目のＡβ配線層で、ベ１０− −シックセルＢＣ上を横切った破線で示されている配線
は２Ｎ目のＡβ配線層である。そして、２層目配線は、
ユニットセル間の配線に用いられ。
Ｃの並びが配線の領域のチャンネルを境として並列に複
数列設けられている。前記配線のチャンネルにベーシッ
クセルＢＣ並びと平行な実線で示されている直線は１層
目のＡβ配線層で、ベ１０− −シックセルＢＣ上を横切った破線で示されている配線
は２Ｎ目のＡβ配線層である。そして、２層目配線は、
ユニットセル間の配線に用いられ。
ユニットセル内は２層目配線を用いていない。ここでユ
ニットＵＣとは複数のベースシックセルＢＣからなり１
つの論理機能を奏するものである。
ニットＵＣとは複数のベースシックセルＢＣからなり１
つの論理機能を奏するものである。
尚、１層目の配線と２層目の配線の交点又は端点にある
Ｏ印は再配線を接続するコンタクトホールでありベーシ
ックセルＢＣ枠上にあるＯ印は２層目の配線から１層目
の配線又はゲート金属への接続を示している。
Ｏ印は再配線を接続するコンタクトホールでありベーシ
ックセルＢＣ枠上にあるＯ印は２層目の配線から１層目
の配線又はゲート金属への接続を示している。
１Ｎ目配線と２層目配線を用いて配線を行なう場合１回
路の規模が増加するにつれ、配線数も比例して増加する
為に、該配線領域をＶＬＳＩチップに収用している基本
ゲート（セル）の数に比例、又はそれ以上に増加させる
必要があり、各配線の長さも増加する問題を有していた
。又、前記配線数の増加は前記ルータにより大きな負担
をかけ、そして計算機の稼動時間が増大し、未結線の増
加所謂結線の遅れ等の悪影響を及ぼす問題を有していた
。又、前記配線領域の増加に対しては、新たな配線層、
即ち３層目の金属配線を用いることにより対応する事が
可能であるが、これも前述同様にルータにより大きな負
担がかかり史にＶＬＳＩのマスクスライスのプロセス工
程がより複雑となりＶＬＳＩの分留りの低下を来す問題
を有している。
路の規模が増加するにつれ、配線数も比例して増加する
為に、該配線領域をＶＬＳＩチップに収用している基本
ゲート（セル）の数に比例、又はそれ以上に増加させる
必要があり、各配線の長さも増加する問題を有していた
。又、前記配線数の増加は前記ルータにより大きな負担
をかけ、そして計算機の稼動時間が増大し、未結線の増
加所謂結線の遅れ等の悪影響を及ぼす問題を有していた
。又、前記配線領域の増加に対しては、新たな配線層、
即ち３層目の金属配線を用いることにより対応する事が
可能であるが、これも前述同様にルータにより大きな負
担がかかり史にＶＬＳＩのマスクスライスのプロセス工
程がより複雑となりＶＬＳＩの分留りの低下を来す問題
を有している。
一方、論理回路の大規模化に対して有効な対策は、ユニ
ットセルの論理をより大きくまとめて定義し、ルータで
配線すべき配線数を減少させることである。この考え方
は、ＣＭＯＳゲートアレーのみによらず、すべての論理
ＶＬＳ Ｉに適用できる。しかしながらユニットセル内
の論理が大きくなるとその中の配線数も増加してくるた
め、基本ゲートの中に収まらずルータのための配線領域
すなわちチャンネル部の配線領域を減らすことになる欠
点がある。
ットセルの論理をより大きくまとめて定義し、ルータで
配線すべき配線数を減少させることである。この考え方
は、ＣＭＯＳゲートアレーのみによらず、すべての論理
ＶＬＳ Ｉに適用できる。しかしながらユニットセル内
の論理が大きくなるとその中の配線数も増加してくるた
め、基本ゲートの中に収まらずルータのための配線領域
すなわちチャンネル部の配線領域を減らすことになる欠
点がある。
（４）発明の目的
本発明は上記従来の問題点に鑑み、配線層の数の増加所
謂マスク層の増加、プロセス工程数の増加及び予め必要
な配線領域の拡大即ちチップの面積の増加等をせず、大
規模にゲートアレイを構成できる半導体装置を提供する
ことを目的とするものである。
謂マスク層の増加、プロセス工程数の増加及び予め必要
な配線領域の拡大即ちチップの面積の増加等をせず、大
規模にゲートアレイを構成できる半導体装置を提供する
ことを目的とするものである。
（５）発明の構成
そしてこの目的は本発明によればＭＯＳ Ｆ ＢＴから
なるベーシックセルをアレイ状に配置し、配線を行なっ
て任意の論理回路を構成する半導体装置に於て、１層目
の配線層の下に前記基本ゲートを構成する前記ＭＯ３Ｆ
ＥＴのゲート金属を延長して配置することを特徴とする
半導体装置を提供することによって達成される。
なるベーシックセルをアレイ状に配置し、配線を行なっ
て任意の論理回路を構成する半導体装置に於て、１層目
の配線層の下に前記基本ゲートを構成する前記ＭＯ３Ｆ
ＥＴのゲート金属を延長して配置することを特徴とする
半導体装置を提供することによって達成される。
（６，）発明の実施例
以下本発明の一実施例を図面に基づいて詳述する。
第５図は３本発明による半導体装置を示しベーシックセ
ル１間のチャンネルである１層目の配線可能領域Ａの下
に、ＭＯＳＦＥＴのゲ２トにつながるゲート金属２を延
長した延長ゲート金属２′の配役が為されている。同図
に於て、２列を為しているベーシックセル１の並びは、
このベーシツ１３− クセル１の１辺の略々２ずつずらしてアレイ状に配置さ
れている。そして１層目配線下の延長ゲート金属２′は
２列のベーシックセル１の並びからこの並びの方向に直
交してチャンネルの領域Ａに形状が左列から錠状、右列
から錠状、左列から直線状、右列から直線状の順で延び
ている。これにより延長ゲート金属では互いに接続しな
いように所定距離をおいて配設される。この延長ゲート
金属２′は１層目配線領域を網羅しており、１層目配線
との接続に利用できる。
ル１間のチャンネルである１層目の配線可能領域Ａの下
に、ＭＯＳＦＥＴのゲ２トにつながるゲート金属２を延
長した延長ゲート金属２′の配役が為されている。同図
に於て、２列を為しているベーシックセル１の並びは、
このベーシツ１３− クセル１の１辺の略々２ずつずらしてアレイ状に配置さ
れている。そして１層目配線下の延長ゲート金属２′は
２列のベーシックセル１の並びからこの並びの方向に直
交してチャンネルの領域Ａに形状が左列から錠状、右列
から錠状、左列から直線状、右列から直線状の順で延び
ている。これにより延長ゲート金属では互いに接続しな
いように所定距離をおいて配設される。この延長ゲート
金属２′は１層目配線領域を網羅しており、１層目配線
との接続に利用できる。
第６図は９本発明による他の実施例でゲート金属の配線
を表わす部分構成図である。
を表わす部分構成図である。
同図に於て、２列を為しているベーシックセル１並びの
間の１層目配線であるチャンネルの領域Ａの中央までゲ
ート金属３が延長し互いの先端が近接した構造となって
いる。すなわち、ゲート金属３がベーシックセル１から
延長した長さはチャンネル領域幅のほぼ〃である。
間の１層目配線であるチャンネルの領域Ａの中央までゲ
ート金属３が延長し互いの先端が近接した構造となって
いる。すなわち、ゲート金属３がベーシックセル１から
延長した長さはチャンネル領域幅のほぼ〃である。
第６図は異なるベーシックセル１の並びで、ゲート金属
３の形状、長さも異なるので、第５図と１４− 第６図の金属ゲートの配設ではそれぞれに適した論理ゲ
ートが構成できる。
３の形状、長さも異なるので、第５図と１４− 第６図の金属ゲートの配設ではそれぞれに適した論理ゲ
ートが構成できる。
第７図は２本発明による他の実施例でありゲート金属４
がベーシックセル１から延長した長さはチャンネル領域
幅の略Ａであって、ベーシックセル１の幅のＡよりも短
くしたものである。第７図はゲート金属４０面積が小さ
く、ゲート容量を大きくせず、高周波特性を劣化させな
いようにしたものである。
がベーシックセル１から延長した長さはチャンネル領域
幅の略Ａであって、ベーシックセル１の幅のＡよりも短
くしたものである。第７図はゲート金属４０面積が小さ
く、ゲート容量を大きくせず、高周波特性を劣化させな
いようにしたものである。
第８図は本発明であるゲート金属配線で行なった配線パ
ターン拡大図である。
ターン拡大図である。
第８図に於て１本発明のゲート金属とチャンネルの領域
に施されている１層目配線とベーシックセル１の破線で
示した金属５ （第５図の２′）にＱ印で表わしたコン
タクトホール６で接続がなされている。即ち、従来チャ
ンネルの領域で１層目配線とベーシックセル１のゲート
金属とはコンタクトホールを介して２層目配線で行なわ
れていたが９本発明のゲート金属配線の構成を用いる事
で前記０印のコンタクトホール６からベージ・ツクセル
１のゲート金属まで２層目配線を使用しなくて済む事に
なる。従って２層目配線数が減るのでより大規模にする
為にベーシックセル１の並びを増加させ２層目配線の為
の領域を増加させる必要がない事になるので容易に高集
積のＬＳＩチップが可能となる。すなわち１層目配線の
ためのチャンネルを増加させても２層目配線のためのチ
ャンネルは、１層目配線の下に絶縁物を介して設けられ
延長ゲート金属層を用いる分だけ、増加させないで済む
のである。尚Ｏ印のコンタクトホール７は第４図の０印
と同じで１層目と２Ｎ目の配線を接続する。論理ゲート
を構成するユニットセル内に２層目配線を行なう場合３
例えばベーシックセル１の並びを用いて大規模なユニッ
トセル例えばＡＬ Ｕ （Ａｒｉｔｈｍｅｔｉｃ ａｎ
ｄ Ｌｏｇｉｃ １Ｊｎｉｔ ）等を数十のベーシック
セル１で構成する場合液ユニットセル内の２Ｎ目配線が
長くなり、伝播遅延時間も大きくなっていたものを本発
明のゲート金属を配置しておけば前記ユニットセルを２
段のベーシックセル１で構成して配線を短くして、該ベ
ーシックセル１の各段間の配線に２層配線を用いず金属
ゲートと１層目配線とによって行えるので、大規模なユ
ニットセルが前記ＬＳＩチップの配線可能数を減らさず
、配線による伝播遅延時間を大きくせず実現できる。な
おベーシックセルとしてはエンハンスメントＭＯＳ Ｆ
ＥＴとデプレッションＭＯ３ＦＥＴの組合せからなる
ＥＺＤ型論理ゲートや他の論理ゲートを用いても良い。
に施されている１層目配線とベーシックセル１の破線で
示した金属５ （第５図の２′）にＱ印で表わしたコン
タクトホール６で接続がなされている。即ち、従来チャ
ンネルの領域で１層目配線とベーシックセル１のゲート
金属とはコンタクトホールを介して２層目配線で行なわ
れていたが９本発明のゲート金属配線の構成を用いる事
で前記０印のコンタクトホール６からベージ・ツクセル
１のゲート金属まで２層目配線を使用しなくて済む事に
なる。従って２層目配線数が減るのでより大規模にする
為にベーシックセル１の並びを増加させ２層目配線の為
の領域を増加させる必要がない事になるので容易に高集
積のＬＳＩチップが可能となる。すなわち１層目配線の
ためのチャンネルを増加させても２層目配線のためのチ
ャンネルは、１層目配線の下に絶縁物を介して設けられ
延長ゲート金属層を用いる分だけ、増加させないで済む
のである。尚Ｏ印のコンタクトホール７は第４図の０印
と同じで１層目と２Ｎ目の配線を接続する。論理ゲート
を構成するユニットセル内に２層目配線を行なう場合３
例えばベーシックセル１の並びを用いて大規模なユニッ
トセル例えばＡＬ Ｕ （Ａｒｉｔｈｍｅｔｉｃ ａｎ
ｄ Ｌｏｇｉｃ １Ｊｎｉｔ ）等を数十のベーシック
セル１で構成する場合液ユニットセル内の２Ｎ目配線が
長くなり、伝播遅延時間も大きくなっていたものを本発
明のゲート金属を配置しておけば前記ユニットセルを２
段のベーシックセル１で構成して配線を短くして、該ベ
ーシックセル１の各段間の配線に２層配線を用いず金属
ゲートと１層目配線とによって行えるので、大規模なユ
ニットセルが前記ＬＳＩチップの配線可能数を減らさず
、配線による伝播遅延時間を大きくせず実現できる。な
おベーシックセルとしてはエンハンスメントＭＯＳ Ｆ
ＥＴとデプレッションＭＯ３ＦＥＴの組合せからなる
ＥＺＤ型論理ゲートや他の論理ゲートを用いても良い。
また、延長ゲート金属は２層目配線と重複して形成でき
延長ゲート金属と２Ｎ目配線層とを接続してもよい。
延長ゲート金属と２Ｎ目配線層とを接続してもよい。
（７）発明の効果
本発明によれば、ベーシックセルからゲート金属を延長
することによりベーシックセルのゲートと隣接するチャ
ンネル領域の１層目配線との接続を２層目配線を用いず
に行なうことができるので。
することによりベーシックセルのゲートと隣接するチャ
ンネル領域の１層目配線との接続を２層目配線を用いず
に行なうことができるので。
２層目配線用領域をユニット番ル間の配線により多く用
いることができ、配線領域を有効に使えるばかりでなく
、ルータの負担も、軽減できる。本発明の半導体装置は
２層目配線が、大規模なゲートアレイ、 ｉ！Ｉ理ゲー
トであるユニットセルを構成し１７− ても、ゲート金属を利用して効率良く配線されるので、
高集積化が行える効果大なるものがある。
いることができ、配線領域を有効に使えるばかりでなく
、ルータの負担も、軽減できる。本発明の半導体装置は
２層目配線が、大規模なゲートアレイ、 ｉ！Ｉ理ゲー
トであるユニットセルを構成し１７− ても、ゲート金属を利用して効率良く配線されるので、
高集積化が行える効果大なるものがある。
又、高集積化が可能なので、チップ面積の増大を招かず
大規模集積化が実現できる。更に前述の配線効率が良い
事は従来と同じ機能のＬＳＩチップよりも小さく出来る
面も有している。
大規模集積化が実現できる。更に前述の配線効率が良い
事は従来と同じ機能のＬＳＩチップよりも小さく出来る
面も有している。
第１図（ａ）、 （ｂｌ、 ｆＣ）は従来のＭＯＳ Ｆ
ＥＴの配置とゲート金属のパターン図、第２図（ａｌ
） 、（ｂｌ） 、（ｃｌ） 、（ｃｌｌ）は第２図（
ａｌ、 （ｂｌ、 （ｃｌ、 （ｄｌに対応する回路図
、第３図は従来のＣＭＯＳゲートアレイ状ＬＳＩチップ
の概略図、第４図は従来のゲートアレイ状ＬＳＩの配線
パターン図、第５図は本発明の一実施例のゲート金属を
配設した構成図。 第６図は本発明の他の実施例のゲート金属を配設した構
成図、第７図は本発明の他の実施例のゲート金属配設し
た構成図、第８図は第４図に示した配線に本発明のゲー
ト金属を利用した場合の配線パターン図である。 ＵＣ・・・ユニットセル Ｉｌｏ・・・人出＝１８− 力回路 Ｐ・・・バッド １・・ ・ベーシックセル（ＢＣ） ２，３゜ ４．５・・・ゲート金属 ２′・・・延長ゲート金属
６．７・・・コンタクトホール 特許出願人 富士通株式会社 １９− １盲 ′＃ オ × × へ の 派 減 口し くｍ 鉛 ＃１ ｎ 哨 〇〇のく 第６図 第８図 昭和 年 月 「Ｉ ３．補正をする者 事件との関係 特許出願人 住所 神奈川県用崎市中原区」二小田中１０１５番地（
５２２）名称富士通株式会社 ４、代 理 人 住所 神奈川県用崎市中原区」−小川
中１０１５番地７、 補 正 の 対 象 発明の詳細
な説明の欄 ｒ ａ＞ＶＪ 、 図面の簡単な説明の欄
８、補正の内容別紙の通り （１１本願明細書第５頁第２０行〜第６頁第２行記載の
「第２図（ａｌ）、（ｂｌ）、・・・・・・・・の論理
ゲート回路である。」Ｚ以下の通り補正する。 ［第２図（ｅｌ 、 （ｆ） 、 ｆｇｌ 、 （ｈｌ
は第２図（ａ）、 （ｂ） 、 （ｃｌ 。 （ｄｌのそれぞれに対応する論理ゲート回路図であ谷」
（２）上記（１）と同頁第８行記載の「第２図（ａｌ
、 （ｂｌ Ｊ Ｙ「第２図（ａ）」に補正する。 （３）上記（１）と同頁第１８行記載の［ドレインＤ
ｓ −１ｙｘ「ドレインＤ、−１に補正する。 （４）本願明細書第７頁第５行記載の「第２図ｆｂｌ、
（ｔ）＋）に於て一１ン「第２図（ｂｌに於て」に補正
する。 （５）上記（４）と同頁第１８行記載の「ＦＥＴ Ｔｒ
ｅのドレインＪ Ｙ ｒ ＦＥＴ Ｔｒａのソース」に
補正する。 （６）本願明細書第８頁第９行記載の「第２図（ｃｌ
、 （ａｌｌビ「第２図（Ｃ）」に補正する。 け）上記（６）と同頁第１０行〜第１１行記載の［第２
図（ａ）に示し７．：ＢＣＹ２倍使用し、−１ｖｒ第１
図（ａ）に示したベーシックセルＢＣＹ２個使用し、」
に補正する。 （８）上記（６）と同頁第１４行記載の［前記ＦＥＴ
Ｔｒ、 −１２− する。 ａ〔上記（６）と同頁第１８行〜第１９行記載の［前記
ＦＥＴ Ｔｒ（、、Ｔｒｏｔ ＋Ｔｒ＋ａ ＋Ｔｒ１４
ｊ ’ｐｔ 「前記ＦＥＴＴｒｉ ＋ Ｔ’ｒ１２１
Ｔｒ＋。、ＴｒｌｌＪに補正する。 翰 本願明細書第１１頁第４行〜第６行記載の「こコテ
ユニットＵ、Ｃとは複数のベースシックセルＢｅからな
り」ン「ここでユニットセルＵＣとは複数のベーシック
セルＢＣからなり」に補正する００３ 本願明細書第１
８頁第９行〜第１１行記載の１第２図（ａ＋）、（ｂｔ
） 、・・・・・・に対応する回路図」乞下記の通り補
正する。 ［第２図（ａｌ 、 （ｂ） 、 （ｃ） 、 （ｄｉ
はそれぞれ第１図（ａ）の基本ゲートＹ用いて構成した
論理ゲートパターン図、第２図ｔｅｌ ｒ ｆｆ） 、
（ｇ） 、ｆｈ）は第２図１ａ） 、 （ｂ） 、 （
ｃｌ 。 （ｄ）に対応する論理ゲート回路図」 ａ４Ｊ 本願明細書第２図（ａｌ 、 （ｂｌ 、 （
ｃｌ 、 （ｄｉ Ｙ添付の別紙の通り補正する。 る０ 鱈２図 （ｈ） ＶＣＣ リウＣ ””４’８４＋ｒ（Ｄ４
ＥＴの配置とゲート金属のパターン図、第２図（ａｌ
） 、（ｂｌ） 、（ｃｌ） 、（ｃｌｌ）は第２図（
ａｌ、 （ｂｌ、 （ｃｌ、 （ｄｌに対応する回路図
、第３図は従来のＣＭＯＳゲートアレイ状ＬＳＩチップ
の概略図、第４図は従来のゲートアレイ状ＬＳＩの配線
パターン図、第５図は本発明の一実施例のゲート金属を
配設した構成図。 第６図は本発明の他の実施例のゲート金属を配設した構
成図、第７図は本発明の他の実施例のゲート金属配設し
た構成図、第８図は第４図に示した配線に本発明のゲー
ト金属を利用した場合の配線パターン図である。 ＵＣ・・・ユニットセル Ｉｌｏ・・・人出＝１８− 力回路 Ｐ・・・バッド １・・ ・ベーシックセル（ＢＣ） ２，３゜ ４．５・・・ゲート金属 ２′・・・延長ゲート金属
６．７・・・コンタクトホール 特許出願人 富士通株式会社 １９− １盲 ′＃ オ × × へ の 派 減 口し くｍ 鉛 ＃１ ｎ 哨 〇〇のく 第６図 第８図 昭和 年 月 「Ｉ ３．補正をする者 事件との関係 特許出願人 住所 神奈川県用崎市中原区」二小田中１０１５番地（
５２２）名称富士通株式会社 ４、代 理 人 住所 神奈川県用崎市中原区」−小川
中１０１５番地７、 補 正 の 対 象 発明の詳細
な説明の欄 ｒ ａ＞ＶＪ 、 図面の簡単な説明の欄
８、補正の内容別紙の通り （１１本願明細書第５頁第２０行〜第６頁第２行記載の
「第２図（ａｌ）、（ｂｌ）、・・・・・・・・の論理
ゲート回路である。」Ｚ以下の通り補正する。 ［第２図（ｅｌ 、 （ｆ） 、 ｆｇｌ 、 （ｈｌ
は第２図（ａ）、 （ｂ） 、 （ｃｌ 。 （ｄｌのそれぞれに対応する論理ゲート回路図であ谷」
（２）上記（１）と同頁第８行記載の「第２図（ａｌ
、 （ｂｌ Ｊ Ｙ「第２図（ａ）」に補正する。 （３）上記（１）と同頁第１８行記載の［ドレインＤ
ｓ −１ｙｘ「ドレインＤ、−１に補正する。 （４）本願明細書第７頁第５行記載の「第２図ｆｂｌ、
（ｔ）＋）に於て一１ン「第２図（ｂｌに於て」に補正
する。 （５）上記（４）と同頁第１８行記載の「ＦＥＴ Ｔｒ
ｅのドレインＪ Ｙ ｒ ＦＥＴ Ｔｒａのソース」に
補正する。 （６）本願明細書第８頁第９行記載の「第２図（ｃｌ
、 （ａｌｌビ「第２図（Ｃ）」に補正する。 け）上記（６）と同頁第１０行〜第１１行記載の［第２
図（ａ）に示し７．：ＢＣＹ２倍使用し、−１ｖｒ第１
図（ａ）に示したベーシックセルＢＣＹ２個使用し、」
に補正する。 （８）上記（６）と同頁第１４行記載の［前記ＦＥＴ
Ｔｒ、 −１２− する。 ａ〔上記（６）と同頁第１８行〜第１９行記載の［前記
ＦＥＴ Ｔｒ（、、Ｔｒｏｔ ＋Ｔｒ＋ａ ＋Ｔｒ１４
ｊ ’ｐｔ 「前記ＦＥＴＴｒｉ ＋ Ｔ’ｒ１２１
Ｔｒ＋。、ＴｒｌｌＪに補正する。 翰 本願明細書第１１頁第４行〜第６行記載の「こコテ
ユニットＵ、Ｃとは複数のベースシックセルＢｅからな
り」ン「ここでユニットセルＵＣとは複数のベーシック
セルＢＣからなり」に補正する００３ 本願明細書第１
８頁第９行〜第１１行記載の１第２図（ａ＋）、（ｂｔ
） 、・・・・・・に対応する回路図」乞下記の通り補
正する。 ［第２図（ａｌ 、 （ｂ） 、 （ｃ） 、 （ｄｉ
はそれぞれ第１図（ａ）の基本ゲートＹ用いて構成した
論理ゲートパターン図、第２図ｔｅｌ ｒ ｆｆ） 、
（ｇ） 、ｆｈ）は第２図１ａ） 、 （ｂ） 、 （
ｃｌ 。 （ｄ）に対応する論理ゲート回路図」 ａ４Ｊ 本願明細書第２図（ａｌ 、 （ｂｌ 、 （
ｃｌ 、 （ｄｉ Ｙ添付の別紙の通り補正する。 る０ 鱈２図 （ｈ） ＶＣＣ リウＣ ””４’８４＋ｒ（Ｄ４
Claims (5)
- （１）ＭＯＳＦＥＴからなるベーシックセルをアレイ状
に配置し、配線を行なって任意の論理回路を構成する半
導体装置に於て、１層目の配線層の下に前記ベーシック
セルを構成する前記ＭＯ３ＦＥＴのゲート金属を延長し
て配置することを特徴とする半導体装置。 - （２）前記ベーシックセルに隣接するチャンネル領域に
前記ベーシックセルからゲート金属を延長して１層目あ
るいは２層目配線と接続することを特徴とする特許請求
の範囲第１項記載の半導体装置。 - （３）前記ベーシックセルは平行に配列され、該ベーシ
ックセルの列間には前記１層目配線層の配線領域を形成
するチャンネル部が設けられ、チャンネル部を挾んで設
けられたベーシックセルは互いに位置をずらして設けら
れ、前記ゲート金属はチャンネル部に対してその両側の
ベーシックセルより交互に鍵型、もしくは直線型に互い
に交叉するように設けられてなる特許請求の範囲第１項
記載の半導体装置。 - （４）前記ベーシックセルは平行に配列され、該基本ゲ
ートの列間には前記１層目配線層の配線領域を形成する
チャンネル部が設けられ、前記金属ゲートはチャンネル
部に対してその両側のベーシックセルより互いに先端が
近接するように対向して設けられてなることを特徴とす
る特許請求の範囲第１項記載の半導体装置。 - （５）前記ベーシックセルは平行に配列され、該ベーシ
ックセルの列間には第１層目配線層の配線領域を形成す
るチャンネル部が設けられ、前記金属ゲートはチャンネ
ル部に対してその両側のベーシックセルより、該ベーシ
ックセルの幅の２よりも短い長さだけ対向して延設され
たことを特徴とする特許請求の範囲第１項記載の半導体
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58181972A JPS6074549A (ja) | 1983-09-30 | 1983-09-30 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58181972A JPS6074549A (ja) | 1983-09-30 | 1983-09-30 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6074549A true JPS6074549A (ja) | 1985-04-26 |
Family
ID=16110082
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58181972A Pending JPS6074549A (ja) | 1983-09-30 | 1983-09-30 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6074549A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6370439A (ja) * | 1986-09-11 | 1988-03-30 | Seiko Epson Corp | 半導体集積装置 |
| JPS63310136A (ja) * | 1987-06-12 | 1988-12-19 | Nippon Telegr & Teleph Corp <Ntt> | 相補型ｍｉｓマスタスライス論理集積回路 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5745948A (en) * | 1980-09-02 | 1982-03-16 | Nec Corp | Semiconductor integrated circuit device |
| JPS58137230A (ja) * | 1982-02-09 | 1983-08-15 | Nippon Telegr & Teleph Corp <Ntt> | Ｍｏｓマスタ・スライスｌｓｉ |
| JPS58200556A (ja) * | 1982-05-18 | 1983-11-22 | Nec Corp | マスタ−スライス半導体集積回路 |
-
1983
- 1983-09-30 JP JP58181972A patent/JPS6074549A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5745948A (en) * | 1980-09-02 | 1982-03-16 | Nec Corp | Semiconductor integrated circuit device |
| JPS58137230A (ja) * | 1982-02-09 | 1983-08-15 | Nippon Telegr & Teleph Corp <Ntt> | Ｍｏｓマスタ・スライスｌｓｉ |
| JPS58200556A (ja) * | 1982-05-18 | 1983-11-22 | Nec Corp | マスタ−スライス半導体集積回路 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6370439A (ja) * | 1986-09-11 | 1988-03-30 | Seiko Epson Corp | 半導体集積装置 |
| JPS63310136A (ja) * | 1987-06-12 | 1988-12-19 | Nippon Telegr & Teleph Corp <Ntt> | 相補型ｍｉｓマスタスライス論理集積回路 |
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