JPS6074669A - 半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （ａ）　発明の技術分野 不発明は半導体装置及びその製造方法に係り、特に絶縁
膜の静電破壊を利用し電気的に情報の曹込みが可能な耽
出し専用メモリ（ＦＲＯＭ）、及び悄龜に対応するマス
クを用いリングラフィ技術によって情報の固定を行う続
出し専用メモリ（マスクＲＯＭ）と、そ扛ぞれの製造方
法に関する。

（ｂ）　技術の背景 絶縁膜の静電破壊を利用して情報の書込与を行う記憶（
メモリ）素子は、Ｂｒｅａｋｄｏｗｎ　ｏｆＩｎｓｕｌ
ａｔｏｒ　ｆｏｒ　Ｃｏｎｄｕｃｔｉｏｎ　Ｍｅｍｏｒ
ｙ’として知られている。以下これをＢＩＣメモリと略
称する。

該ＢＩＣメモリは第１図に回路図で示したように、ビッ
ト縁ＢＬとワードｉＷＬで構成されるマトリクスの交点
にダイオードＤｉと絶縁１９ＩＣが直列に接続された構
造を有しており、該絶縁膜を静電破壊することにより、
ダイオードＤＩを介して所望の交点に於てビット縁ＢＬ
とワード１ｉｌＷＬを導通ゼしめることによって情報の
書込みがなされる。（Ｄｉの向きが逆になるもの、直列
に配＃ＬさｎだＤｉとＣの位置が入れかわるものもある
。）このようにＢＩＣメモリ素子は絶縁膜の静電破壊と
いう原理的には無限小の面積での現象を利用して形成さ
れるので、通常のトランジスタを用いて形成するメモリ
素子に比べてセル面積の大幅な縮小が可゛能であり、Ｆ
ＲＯＭの高密度高集積化に対して極めて有効である。

（Ｃ）　従来技術と問題点 従来ＢＩＣメモリのセルは、第２図に模式的に示した上
面図（イ）、Ａ−Ａ’矢視断面図（ロ）、Ｂ　−Ｂ’矢
視断面図ヒ慢のような構造に形成さｎでいた。なおこれ
らの図に於て、１はｎ型シリコン（Ｓｔ）基板、２はフ
ィールド酸化膜、３は素子形成領域、４は帯状ｐ型領域
（ビット線）、５はりん珪酸ガラス（ＰＳＧ）絶縁膜、
６は電極コンタクト窓、７は島状ｎ中型領域、８は多結
晶Ｓｉ電極、９は多結晶Ｓｉの酸化膜、１０はアルミニ
ウム（Ａｔ）膜配線（ワード線）を示している。

そして該従来構造に於ては帯状のｐ型領塚４即ちビット
線（ボッイールド酸化ｌｌｌ！２にセルファラインで形
成され、該ビット線とワード線の交点にあたる場所に於
けるｐ型領域４内へのｎ十型領域７の形成（ダイオード
の形成）及び、ｐ型領域４とワード線であるＡｔ膜配線
１０との前記ダイオードを介しての電気的接続は、該ｐ
型領域４上に配設された絶膜膜５にフォトリソグラフィ
技術を用いて形成した電極コンタクト窓６を介してなさ
れていた。

そのため従来構造に於ては、該メモリ・セルが高密度高
集積化されてフィールド酸化膜２で画定される素子形成
領域３の幅が更に微細化された場合、前記フォトリング
ラフィ技術に於けるマスク合わせの誤差により電極コン
タクト窓６が素子形成領域３からずれて形成される。そ
の結果該電極コンタクト窓６に整合して形成されるダイ
オードが設計寸法通り形成されない、該ダイオードに対
するＡｔ膜配置１１１０のコンタクト抵抗が上昇する、
等の問題を生じ、メモリ素子の電気的性能が低下する。

（ｄ）　発明の目的 本発明は上記問題点に鑑み、半導体メモリ装置に於ける
素子形成＠埴と電極コンタクト窓の位置ずれを防止した
構造及びその製造方法を提供するものであり、その目的
とするところはＢＩＣメモリやマスクＲＯＭを更に高密
度高集積化することを可能ならしめるにある。

（ｅ）　発明の構成 即ち本発明は、第１の導電型を有する半導体基板と、該
半導体基板面に一方向に並んで形成された複数列の第１
の帯状分離絶縁膜と、該半導体基板に形成された該第１
の帯状分離絶縁膜が画定し、一方向に並んだ複数列の帯
状第２導電型領域と、該半導体基板面に該第１の帯状分
離絶縁膜に交差する方向に並んで形成された複数行の第
２の帯状分離絶縁膜と、該第１の帯状分離絶縁膜と第２
の帯状分離絶縁膜とによって画定された開孔と、該開孔
に接して該帯状第２導電型＠塚に選択的に形成された複
数個の島状第１導電型領域と、核開孔上を該第１の帯状
分離絶縁膜に交差する方向に橋絡し、且つ該開孔部全壊
で該島状第１導電型領埴に接する複数行の電極配線とを
有し、該開孔部に、核間孔内に表出する島状第１導電型
領域上に個々に配設された第１導電型多結晶シリコン・
パターンと該多結晶シリコン・パターンの表面に形成さ
れた酸化膜によって構成され、情報に対応する該電極配
線と該帯状第２導電型佃域間に電圧を印加し、該酸化膜
を静電破壊して情報の書込みを行う畳込み可能な読出し
専用メモリ素子、若しくは該開孔内に表出する島状第１
導電型領塚面に設けら　７− レタ絶縁薄膜を、情報に対応するマスクを用いて選択的
に除去して情報を固定する読出し専用メモリ素子が配設
されてなることを特徴とする半導体装置と、第１の導電
型を有する半導体基板面に一方向に並んだ複数列の第１
の帯状分離絶縁膜を形成し、該半導体基板に該第１の帯
状分離絶縁膜に整合さゼて複数列の帯状第２導電型領域
を形成し、該半導体基板面に該第１の帯状分離絶縁膜に
交差する方向に並んだ複数行の第２の帯状分離絶縁膜を
形成し、該第１の帯状分離絶縁膜と第２の帯状分離絶縁
膜によって画定された開孔に整合させて該帯状第２導電
型領域に選択的に徐数個の島状第１導電型領域を形成し
、該開孔上に核島状第１導電型佃域に個々に接する第１
導電型多結晶シリコン・パターンを形成し、該多結晶シ
リコン・パターンの表面に酸化膜を形成し、該基板上に
該酸化膜を有する多結晶シリコンパターンに接し、且つ
該多結晶シリコン・パターンを該第１の帯状８− 上記半導体装置の製造方法、及び第１の導電型を有する
半導体基板面に一方向に並んだ複数列の第１の帯状分離
絶縁膜を形成し、該半導体基板に該第１の帯状分離絶縁
膜に整合さゼで複数列の帯状第２導電型領域を形成し、
該半導体基板面に該第１の帯状分離絶縁膜に交差する方
向に並んだ複数行の第２の帯状分離絶縁膜を形成し、該
第１の帯状分離絶縁膜と第２の帯状分離絶縁膜によって
画定された開孔に整合させて該帯状第２導電型領塚に選
択的に複数個の島状第１導電型惟域を形成し、該開孔内
に表出する島状第１導電型領域上に絶縁薄膜を形成し、
情報に対応するマスクを用いて該開孔内の絶縁薄膜を選
択的にエツチング除去し、該基板上に該開孔の内面に接
踵且っ該開孔を該第１の帯状分離絶縁膜に交差する方向
に橋絡する複数行の電極配線を形成する工程を有するこ
とを特徴とする上記半導体装置の製造方法に関するもの
である。

（ｆ）　発明の実施例 以下本発明を実施例について、図を用いて説明する。

第３図は本発明の構造をＢＩＣメモリに適用した一実施
例に於ける模式上面図（イ）、Ａ−Ａ／矢視断面図（ロ
）、Ｂ−Ｂ／矢視断面図ｅ→、第４図乃至第８図は同Ｂ
ＩＣメモリの製造方法の一実施例に於ける工程上面図（
イ）、Ａ−Ａ”矢視工程断面図（ロ）、Ｂ−Ｂ”矢視工
程断面図（ハ）、嬶９図は本発明の構造をマスクＲＯＭ
に適用した一実施例に於ける模式上面図（イ）、Ａ−Ａ
’矢祈断面図（ロ）、Ｂ−Ｂゴ矢視断面図（ハ）、第１
０図乃至舶】】図は同マスクＲＯＭの製造方法の一実施
例に於ける工程上面図（イ）、Ａ−Ａ′：ｊ−矢視工程
断面図（ロ）、Ｂ−ＢＺ矢視工程断面図（ハ）、第１２
図はこれら実施例の方法で形成されたダイオードの不純
物濃度プロファイル図である。なお第３図乃至第１１図
に於て、各部は同一記号で示しである。

本発明を適用したＢＩＣメモリは、例えば第３図（イ）
、（ロ）、（ハ）に示すように、ｎ型シリコン（Ｓｉ）
基板１１と、該ＳＩ基板１１面に窒化シリコン（Ｓ　ｉ
ｓ　Ｎ４　）等の耐酸化膜をマスクにして行う選択酸化
法等でＸ方向に並んで形成された複数列の第１の帯状分
離酸化１１！１１２と、該Ｓｌ基板１１に該第１の帯状
分離酸化膜１２に整合して形成された桧数列の帯状ｐ型
頭域１３と、該半導体基板１１而にＳｉ、Ｎ４等の耐酸
化膜をマスクにして行う選、択酸化法等でＹ方向に並ん
で形成された複数行の第２の帯状分離酸化ａ１４と、該
第１の帯状分離酸化膜１２と給２の帯状分離酸化膜１４
とによって画定形成された開孔１５と、該開孔１５に整
合して該帯状ｐ型頭域１３に選択的に形成された複数個
の島状ｎ中型領域１６と、該開孔１５内に表出する島状
ｎ十型領域１６上に個々に配設されたｎ型多結晶Ｓｉ電
極パターン１７と、該多結晶シリコン中パターン１７の
表面に形成された静電破壊によって情報の書込みがなさ
れる該多結晶Ｓ１の酸化Ｍ１８と、該酸化膜１８を有す
る多結晶Ｓｉ電極パターン１７をＸ方向に橋絡する複数
行のアルミニウム（Ａｚ）膜配線１９を有してなってい
る。なお該実施例に於て、第１の帯状分離酸化膜１２の
配設間隔（ｄｌ　）及び第２の帯状分離酸化＊ｉ４の配
設間隔（ｄ、）は例えは２〔２μｍ〕に選ばれ、この場
合第１の分離酸化８！ｉ！ｘ２と第２の分離酸化膜１４
によって画定形成される開孔１５即ち電極コンタクト窓
の寸法は２×２〔μｍ〕になる。又帯状ｐ型頭域１３は
、例えば表面不純物濃度’　Ｏ”　（ａ　ｔｍ／ｃｄ　
〕　深さｌ（μｍ）程度に形成され、島状ｎ十領域１６
は例えば不純物濃度１０１ｉｔ〜Ｉ　Ｏ”　（ａ　ｔｍ
／ｍ　）、深さ２０００〜３０００（Ａ：］程度に形成
される。又第１の帯状分離酸化膜１２の厚ざは当初６０
００［Ａ）程度に形成され、第２の帯状分離酸化膜１４
は４０００〜６０００（久〕程度の厚さに形成される。

又多結晶Ｓｔ電極パターン１７の厚さは１０００（Ａ）
程度でよく、該多結晶Ｓｌ電極パターン１７上に形成さ
れる酸化膜１８の厚さは、該メモリ素子を駆動する通常
の電圧で書込みが可能で、且つ所望の耐圧を保持する必
要性から２００〜４００（Ａ）程度が適切である。又ｎ
型多結晶Ｓｔ電極パターン１７の不純物濃度は１０”　
〜１０”　（ａｔｍ／ｃＩＩ）程度が適当である。

そして該ＢＩＣメモリ素子は、記憶ゼしめようとする情
報に基づいて、所望の帯状９ｍ領域（ビット線）１３と
、所望のＡｔ膜配線（ワード線）１９との間に、該ｐ型
頭域１３とＡｔ膜配線１９の変点に島状ｎ中型領域１６
と帯状ｐ型頭域１３とによって形成されているダイオー
ドが順方向になるように電圧を印加し、多結晶Ｓｔ電極
】７上の酸化膜１８を静電破壊して該多結晶Ｓｉ電極パ
ターン１７とｐ、を膜配ＩＩｉ！１９を短絡し、該ｐ型
頭域１３とＡｔ膜配線（ワード姻）１９を前記ダイオー
ドを介して導通せしめることによ、−）て情報の書込み
がなされる。又読出しは、Ａｔ膜配線（ワードａ）１９
と帯状ｐ型頭域（ビット線）１３の各１本を選択し、こ
れらの間に順バイアスを印加し、前記書込みの有無によ
って流れる電流を検知することによってなされる。なお
第３図は曹込みがなされていない状態を示している。

上記本発明の構造を有するＢＩＣメモリは、例えば次に
示すような方法により製造される。

第４図（イ）、（ロ）、（ハ）参照 例えは１０〔Ω−ｍ〕程度の比抵抗を有するｎ型Ｓｌ基
、１ｌｔ２１１を用い、例えば選択酸化法により該８１
基板１１の表面に、所望の電極コンタクト窓寸法に相当
する例えば２〔μｍ〕の間隔（ｄｌ）でＸ方向に並んだ
沙数列の第１の帯状分離酸化膜１２を例えば６０００（
Ａ）程度の厚さに形成し次いで該第１の帯状分離酸化膜
１２をマスクにして表出基板面即ち素子形成領域面に例
えばｌＸｌ０”（ａｔｍ／ｃｆＡ）、１４０（ＫｅＶ）
程度の注入条件で硼素（Ｂ＋）をイオン注入する。

ここで選択酸化法とは窒化珪素（Ｓ　ｉｓ　Ｎａ）等の
耐酸化膜をマスクにし７、熱酸化法により８１基叛面に
選択的に厚い酸化膜を形成する方法で、具体的には先ず
熱酸化により該８１基叛の表面に厚さ例えば５００（Ａ
）程度の初期酸化［ＯＸＩを形成し、化学気相成長（Ｃ
ＶＤ）法で該初期酸化膜ＯＸ、上に例えば厚さ１０００
［Ａ）程度５ｉｓＮ４膜（腔にず）を形成し、フォト・
リソグラフィ技術で該Ｓｉ３Ｎ４膜を電極コンタクト窓
に対応する所定の幅を有し、Ｘ方向に所望の間隔で並ん
だ複数列の帯状パターンに分割し、該第１の帯状８１ｓ
Ｎ４膜パターン（図示ゼず）をマスクにし、熱酸化法に
より表出して基板面に図示した第１の帯状分離酸化膜１
２を形成する方法である。なおこの方法に於て、Ｓｉｎ
Ｎ４ｍをパターンニングする際下部に介在している初期
酸化膜まで除去してもさしつかえない。

又Ｂ＋のイオン注入は前記Ｓｉ、Ｎ、膜パターン（図示
ゼず）を除去Ｑた後前記第１の帯状分離酸化膜１２をマ
スクにして行われる。このイオン注入は通常基板に与え
るダメージを防止するため薄い酸化膜を通して行われ、
本実施例に於ては前記初期酸化膜ＯＸＩを通して行われ
る。なお前記Ｓｉ８Ｎ４膜パターンを除去する際、該Ｓ
ｉ３Ｎ。

膜パターン（図示ゼず）下部の初期酸化膜ＯＸ　ｒも除
去した際には、該素子形成領域面に新たに薄い酸化膜を
形成する必要がある。

第５図（イ）、（ロ）、（ハ）参照 次いで前記Ｂ＋イオン注入を終った基板上に上記同様耐
酸化膜例えば５ｉｓＮ４膜パターン（図１５− 示ゼず）をマスクにし、選択酸化法により前記第１の帯
状分離酸化膜に直交する方向即ちＹ方向にコンタクト窓
寸法に相当する例えは２〔μｍ〕の間隔（ｄ、）を置い
て甚んだ徐数行の第２の帯状分離酸化膜１４を形成する
。該選択酸化に際しての熱処理により基板面に注入され
ているＢ＋は活性化再分布し、帯状ｐ型頭域１３が形成
される。

次いで前記５ｌｌＮ４膜パターンを除去した後、該第２
の帯状分離酸化膜１４と前記第１の帯状分離酸化膜１２
とによって画定された開孔１５内に初期酸化膜ＯＸ、を
介して表出している帯状ｐ型領域１３曲に前記分離酸化
膜１２．１４をマスクにし初期酸化Ｊｌ！　ＯＸ　ｒを
通して選択的にひ素（Ａ？）を例えば１ｘ　ｌＯＩＨ（
ａｔｍ／ｉ）、１２０（ＫｅＶ）程度の条件でイオン注
入する。

本実施例に於ては第１の初期酸化膜ＯＸ、が残留せしめ
られていたので、第２の５ｉｓＮ４膜パターン（図示せ
ず）はその上に形成したが、素子形成領域のＳｉ面が表
出せしめられている際には第２の５ｉｊＮ４１１１を形
成する前に該素子形成領域１６− 面に第２の初期酸化膜を形成する必要がある。又本実施
例に於てはＡａ＋Ｂ＋注入して第２のＳｉ、Ｎ。

膜パターンのみを除去し、その下部の第１の初期酸化膜
を通して注入がなされたが、第１の初期酸化膜、Ｂ＋注
入に際して形成したダメージ防止用の酸化膜、第２の初
期酸化膜も除去され該開孔１５内にｐ型頭域１３面が表
出している場合は、該被注入像域面にダメージ防止用の
薄い酸化膜を形成し、該薄い酸化膜を通してＡ８＋の注
入を行うことが望ましい。

第６図（イ）、（ロ）、（ハ）参照 次いで所定の熱処理を行い、前ＭｅＡｇ＋を活性化再分
布ゼしめて、前記開孔（電極コンタクト窓）１５下部の
帯状ｐ副領域１３内に、深さ例えば２０００〜３０００
〔Ａ〕程度の島状ｎ十型領域１６を形成する。なお該熱
処理によりｐ型帯状領域１３中のＢ＋は更に披散しＣ１
例えば１〔μｍ〕程度の所定の深さを有するｐ型帝状領
琥１３が完成する。

第７図（イ）、（ロ）、（ハ）参照 次いで前記開孔１５内の第１の初期酸化膜０ＸＩ（又は
第２の初期酸化膜、イオン注入に際して形成した薄い酸
化膜等）を除去した後、通常のＣＶＤ法を用いて該基板
上に厚さ例えば１０００〜２０００［Ａ〕程度のノン・
ドープ多結晶Ｓｉ層を形成し該ノンドープ多結晶Ｓｔ層
に例えばＩＸＩＯＩＩ（ａｔｍ／ｅｊ）、４０［：Ｋｅ
Ｖ〕程度の注入条件でりん（Ｐ＋）をイオン注入し、１
０００〔℃〕程度の温度で１０〔分〕程度アニールを行
って、該多結晶Ｓｔ層を電導性を有する多結晶Ｓｔ層と
した後、通常のフォト・リングラフィ技術によりパター
ンニングを行って、前記第１．第２の帯状分離酸化膜１
２．１４によって画定された開孔１５上に前記島状ｎ生
型領域１６に接するｎ型多結晶Ｓｔ電極パターン１７を
形成し、次いで通常の熱酸化法により該多結晶Ｓｔ電極
パターン１７の表面に厚さ例えば２００〜３００［：Ａ
）程度の多結晶Ｓ１の酸化１１１１８を形成する。なお
該多結晶Ｓｉ酵化膜１８の電界強度（耐圧）は多結晶Ｓ
ｔへの不純物のドーズ量が多くなるに従って低くなり、
ノン・ドープ多結晶ｓｉの場合６〔Ｍ■／ｃｒｎ〕程ｆ
あるのに対し、上記ドーズ蓋の多結晶ＳＩの場合２　（
ＭＹ／ｃｒｎ）程度となる。そして該多結晶Ｓｔ酸化膜
１８の厚さはこの電界強度と曹込み電圧によって決定さ
れる。

第８図（イ）、（ロ）、（ハ）参闇 次いで通常通り蒸着成るいはスパッタ法により該基板上
に厚ざｌ〔μｍ〕程度のｈｔ（合金を含む）膜を形成し
、通常のフォト・リソグラフィ技術等によりパターンニ
ンダを行って、前記酸化膜１８を有する多結晶Ｓ１電極
パターン１７を帯状ｐ副領域（ビット線）１３に直角に
変差する方向即ちＸ方向に橋絡する被数行のＡｔ膜配線
（ワード線）１９を形成する。

そして図示しないが、表面保護絶縁膜等の形成がなされ
て本発明を適用したＢＩＣメモリが完成する。

又本発明を適用したマスクＲＯＭは、例えば第９図（イ
）、（ロ）、（ハ）に示すように、ｎ型Ｓｉ基鈑１１と
、該Ｓｌ基板１１面にＳｉ、Ｎ、等の耐酸化膜をマスク
にして行う選択酸化法等でＸ方向に並んで形成された複
数列の第１の帯状分離酸化膜１２と、該Ｓｉ基板１１に
該第１の帯状分離酸化膜１２に整合して形成された複数
列の帯状ｐ副領域１３と、該半導体基板１１面に５ｉｌ
Ｎ４膜等の耐酸化膜をマスクにして行う選択酸化法等で
Ｙ方向に並んで形成２！ｎた被数行の第２の帯状分離酸
化膜１４と、該第１の帯状分離酸化膜１２と第２の帯状
分離酸化膜】４とによって画定された開孔１５と、該開
孔１５に整合して該帯状ｐ副領域１３に選択的に形成さ
れた複数個の島状ｎ生型領域１６と、該開孔１５内に表
出する島状ｎ中型領域１６面に配設された情報固定用の
例えば厚さ５００〜１０００（Ａ）程度の二酸化シリコ
ン（Ｓｉｆｔ）膜２０と、該開孔１５上をＸ方向に橋絡
する複数行のＡｔＪＩ＠配線１９を有してなっている。

なお該マスクＲＯＭに於ては、後述する製造方法に示す
ように予め情報に対応して開孔１５内のＳｉｎ、膜２０
が選択的に除去される。第９図はこの状態を示している
。又該実施例に於て、第１゜第２の帯状分離酸化膜１２
．１４の形成間隔（ｄｌ。

ｄ、）及び厚さ、帯状ｐ副領域１３の不純物濃度及び深
さ、島状ｎ生型領域の不純物濃度及び深さＡｔ膜配＋ｖ
ｊ１９の厚さ、等は例えば前記ＢＩＣメモリの実施例と
同様に形成される。

上記本発明の構造を有するマスクＲＯＭは、例えば次に
示すような方法で形成される。

第　６　図（イ）、（ロ）、　（ハ）参■６先ず前記Ｂ
ＩＣメモリの実施例と同様な方法により、ｎ型Ｓ１基板
１１面にＸ方向に並んだ複数列の第１の帯状分離酸化膜
１２を形成し、該第１の帯状分離酸化膜１２に整合さセ
て該Ｓ１基板に複数行の帯状ｐ副領域１３を形成し、該
基板面にＹ方向に並んだ複数行の第２の帯状分離酸化膜
１４を形成し、該第１．第２の帯状分離酸化膜１２゜１
４で画定される開孔（電極コンタクト窓）１５を形成し
、該開孔１５に整合さゼて帯状ｐ型領域１３内に島状ｎ
生型領域１６を形成される。なお図中ＯＸ１は初期酸化
膜である。

第１０図（イ）、（ロ）、（ハ）参照 次いで前記初期酸化膜ＯＸｌを除去した後、再び熱酸化
を行って前記開孔１５内に表出している島状ｎ型頭域１
６面に５００〜１０００（λ〕程度の厚さのＳｉｎ、膜
２０を形成し、次いで情報に対応するマスクを用いフォ
ト・リングラフィ技術により所定の開孔（電極コンタク
ト窓）１５内のｓｔｏｗ膜２０を選択的に除去し、縮短
情報の固定を行う。

第１１図（イ）、仲）、０９診開 法いで通當通り蒸着酸るいはスパッタ法により該基板上
に厚さ１〔μｍ〕程度のＡｔＣ合金を含む）膜を形成し
、通常のフォト・リングラフィ技術等によりパターンニ
ンダを行りて、該開孔１５を、帯状ｐ型頭域（ビット線
）１３に直角に交差する方向即ちＸ方向に橋絡する沙数
行のＡｔ膜配線（ワード線）１９を形成する。（Ｍ　ｏ
やＭｏ５ｉｌの配線を用いる場合もある。） そして図示しないが、表面保護絶縁膜等の形成がなされ
て、本発明を適用したマスクＲＯＭが完成する。

第１２図は上記実施例に示した、ＢＩＣメモリ及びマス
クＲＯＭに形成されたダイオードに於ける不純物＋７［
プロファイル図を示したものである。

なお本発明の構造に於て、上記ダイオードの耐圧を爽に
高めようとする場合には、前記帯状ｐ型頭域（ビット線
）を形成する際のＢ十注入を複数回に分けて行い、ｎ中
型頭載が形成される領域及びその近傍のみを選択的に低
不純物濃度にすればよい。　・ （ｇ）　発明イ擲の効果 以上説明したように本発明によれば、例えばｎ型−／リ
コン基板を用いてＢＩＣメモリ若しくはマスクＲＯＭを
形成する際、帯状ｐ型頭域（ビット＊）が、選択酸化法
によって一方向に並んで形成された複数列の第１の帯状
分離酸化膜に整合形成され、又該帯状ｐ型頭埴土に設け
られる複数個の電極コンタクト窓は、前記第１の帯状分
離酸化膜と該第１の帯状分離酸化膜と例えば直角に交差
する方向に選択酸化法で並んで形成された複数行の第２
の帯状分離酸化膜によって画定形成される。

従って前記帯状ｐ型領琥幅が微細になっても、該電極コ
ンタクト窓及び該電極コンタクト窓に整合して帯状ｐ型
頭域内に形成される島状ｎ中型細板が、該帯状ｐ型額域
から外にずれることがないので、該ＢＩＣメモリやマス
クＲＯＭの電気的性能が損なわれることがない。

従って本発明は絶縁膜の静電破壊を利用して情報の１込
みを行うＦＲＯＭや、フォト・マスクを用いて情報の固
定を行うマスクＲＯＭの高密度高集積化を可能からしめ
る効果を有する。

なお本発明はｐ型半導体基板にも適用できる。

その場合ビット線は帯状のｎ型頭域で形成され、該ｎ型
領域内に第１．第２の帯状分離酸化膜によって画定され
た電極コンタクト窓に整合して島状ｐ十型領域が形成さ
れる。又ＢＩＣメモリ素子に於て該島状ｐ十　型頭域に
接する多結晶シリコン電極もｐ型になる。

更に又本発明に於て帯状の素子分離領埴は、上記実施例
に示した選択酸化法によって形成した帯状分離酸化膜に
限られるものではなく、半導体基板面に分離溝を形成し
、該分離溝内に絶縁膜を埋込んでなる絶縁膜分離構造で
あっても良い。

【図面の簡単な説明】

第１図は絶縁膜の静電破壊を利用して情報の書込みを行
うＢＩＣメモリの回路図、第２図は該ＢＩＣメモリに於
ける従来構造を示す模式上面図（イ）、Ａ−ＡＩ矢視断
面図（ロ）、Ｂ−Ｂ〆矢視断面図（ハ）、第３図は本発
明の構造をＢＩＣメモリに適用した一実施例に於ける模
式上面図（イ）、Ａ−Ａ４′矢視断面図（ロ）、Ｂ−Ｂ
ノ矢視断面図（ハ）、第４図乃至第８図は同ＢＩＣメモ
リの製造方法の一実施例に於ける工程上面図（イ）、Ａ
−Ａ）矢視工程断面図（ロ）、Ｂ−Ｂツ矢視工程断面図
（ハ）、第９図は本発明の構造をマスクＲＯＭに適用し
た一実施例に於ける模式上面図（イ）、Ａ−Ａ〆矢視断
面図（ロ）、Ｂ−Ｂ−／矢視断面図（→、第１０図乃至
第１１図は同マスクＲＯＭの製造方法の一実施例に於け
る工程上面図（イ）、Ａ−Ａ７矢視工程断面図（ロ）、
Ｂ−ｆ３’矢視工程断面図（ハ）で、第１２図は本実施
例の方法で形成されたダイオードの不純物濃度プロフィ
ル図である。 図中、１１はｎｆｆ１シリコン基板、１２は第１の帯状
分離酸化膜、１３は帯状ｐ副領域（ビット線）１４は第
２の帯状分離酸化膜、１５は第１．第２の帯状分離酸化
膜によって画定された開孔、１６は島状ｎ＋型領領域１
７はｎ型多結晶シリコン電極パターン、１８は多結晶シ
リコンの酸化膜、１９はアルミニウム膜配線、２０は二
酸化シリコン膜、ＯＸＩは初期酸化膜、Ｂ＋はほう素イ
オン、Ａｓ”はひ素イオンを示す。 −２７−・ ・」 く ε ｐ　− 侍案紅臀青　−

Claims (1)

1. 【特許請求の範囲】 １、第１の導電型を有する半導体基板と、該半導体基板
   面に一方向に並んで形成された複数列の第ｌの帯状分離
   絶縁膜と、該半導体基板に形成された該第１の帯状分離
   絶縁膜が画定し一方向に並んだ複数列の帯状第２導電型
   領域と、該半導体基板面に該第１の帯状分離絶縁膜に交
   差する方向に並んで形成された複数行の第２の帯状分離
   絶縁膜と、該第１の帯状分離絶縁膜と第２の帯状分離絶
   縁膜とによって画定された開孔と、該開孔に接して該帯
   状第２導電型領域に選択的に形成された複数個の島状柄
   ｉ４を型頓域と、該開孔上を該第１の帯状分離絶縁膜に
   交差する方向に橋絡し、且つ該開孔部で該島状第１導電
   型頭域に接する複数行の電極間軸とを有し、該開孔部に
   該ｔｌＥ＆配線と該島状第１４電型領域を接続するメモ
   リ素子が配設ぎれてなることを特徴とする半導体装置。 ２　上記メモリ素子が該開孔内に表出する島状第１導電
   型餉域上に個々に配設された第１導＊型多鯖 結晶シリコン昏パターンと、ｉｄ多ｔｌｉ１．シリコン
   −パターンの表面に形成された酸化膜とによって構成さ
   れ、情報に対応する該配線と該帯状第２導電型領竣間に
   電圧を印加し、該酸化膜を静電破壊して情報の畜込みを
   行う書込み可能な読出専用メモリ素子よりなることを特
   徴とする特許請求の範囲第１項記載の半導体装置。 ３、上記メモリ素子が該開孔内に表出する島状第１４１
   １型領域面に設けられた絶縁膜を、情報に対応するマス
   クを用いて選択的に除去して情報を固定する読出し専用
   メモリ素子よりなることを特徴とする特許請求の範囲第
   １項記載の半導体装置。 ４　第１の導電型金層する半導体基板面に一方向に並ん
   だ複数列の第１の帯状分離絶縁膜を形成し、該半導体基
   板に該第１の帯状分離絶縁膜に整合さぞて複数列の情状
   第２導電型領域を形成し、該半導体基板面に該第１の帯
   状分離絶縁膜に交差する方向に並んだ複数行の第２の帯
   状分離絶縁膜全形成し、該第１の帯状分離絶縁膜と第２
   の帯状分離絶縁膜によって画定された開孔に整合ざゼて
   該帯状第２導電型領域に選択的に複数個の島状第１導電
   型領域全形成し、該開孔上に該島状第１導１！Ｌ型領域
   に個々に接する第１４電型多結晶シリコン・パターンを
   形成し、該多結晶シリコン・パターンの表面に酸化膜全
   形成し、該基板上に該酸化＃を有する多結晶シリコン・
   パターンに接し、且つ該多結晶シリコン・パターンを該
   第１の帯状分離絶縁膜の製造方法。 ５、第Ｘの導電型を有する半導体基板面に一方向に並ん
   だ複数列の第１の帯状分離絶縁膜を形成し、該半導体基
   板に該第１の帯状分離絶縁膜に整合さゼて複数列の帯状
   給２導電型領域を形成し、該半導体基板面に該第１の帯
   状分離絶縁膜に交差する方向に並んだ複数行の第２の帯
   状分離絶縁膜を形成し、該第１の帯状分離絶縁膜と第２
   の帯状分離絶縁膜によって画定された開孔に整合さゼて
   該帝状第２導［型領域に選択的に複数個の島状第１導電
   ｍ頭域を形成し、該開孔内に表出する島状第１４電型領
   域上に絶縁薄膜を形成し、情報に対応するマスクを用い
   て該開孔内の絶縁薄膜を選択的にエツチング除去し、該
   基板上に該開孔の内■に接し、且つ該開孔を該第１の帯
   状分離絶縁膜に交差する方向に橋絡する複数行の電極虻
   線を形成する工程を有することを特徴とする半導体装置
   の製造方法。