JPS5887876A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS5887876A JPS5887876A JP56186344A JP18634481A JPS5887876A JP S5887876 A JPS5887876 A JP S5887876A JP 56186344 A JP56186344 A JP 56186344A JP 18634481 A JP18634481 A JP 18634481A JP S5887876 A JPS5887876 A JP S5887876A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- gate
- substrate
- memory
- gate electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/68—Floating-gate IGFETs
- H10D30/681—Floating-gate IGFETs having only two programming levels
Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、改良された半導体装置、特に改良されｆｃ
構造を有する下１■発注記憶ωｊ作を行う半導体装直に
関する。
構造を有する下１■発注記憶ωｊ作を行う半導体装直に
関する。
従来、この独の半導体装置で、メモリ１ビット当り２個
のトランジスタ（メモリトランジスタと蒼地遇択用トラ
ンジスタ）ライ史用しているものでは、番地選択用トラ
ンジスタは通常の一層ゲートのＭＯ８型トランジスタを
法用していた。しかるに、メモリトランジスタは浮遊ゲ
ート電惨と制佃Ｊゲート電極とを有するスタックド・ケ
ート型ＭＯＳトランジスタで、これに直列接続された着
地選択用のトランジスタが一〜ケートのＭＯＳ型トラン
ジスタである為、との四トランジスタ間には同一構造の
トランジスタを２個血夕ｉ」に並べて作るｔ合に比し、
プラスアルファ（十α）の寸法な′福保することが必蒙
不口」欠で、これが装置の寸法全人きくシ、島東槓化の
防けになると共に、ひいては性能・製造ν箱９・伯籾注
１川での欠点となっていた。
のトランジスタ（メモリトランジスタと蒼地遇択用トラ
ンジスタ）ライ史用しているものでは、番地選択用トラ
ンジスタは通常の一層ゲートのＭＯ８型トランジスタを
法用していた。しかるに、メモリトランジスタは浮遊ゲ
ート電惨と制佃Ｊゲート電極とを有するスタックド・ケ
ート型ＭＯＳトランジスタで、これに直列接続された着
地選択用のトランジスタが一〜ケートのＭＯＳ型トラン
ジスタである為、との四トランジスタ間には同一構造の
トランジスタを２個血夕ｉ」に並べて作るｔ合に比し、
プラスアルファ（十α）の寸法な′福保することが必蒙
不口」欠で、これが装置の寸法全人きくシ、島東槓化の
防けになると共に、ひいては性能・製造ν箱９・伯籾注
１川での欠点となっていた。
この発明は上述の如き、従来装置の欠点に逓みてなされ
たもので、従来装置の先に飲明した寸法面での＋αを除
去し筒果槓化・高性能化、高製造歩首り、ｌｖＩ侶頼証
足央視、すること葡目的にしている。
たもので、従来装置の先に飲明した寸法面での＋αを除
去し筒果槓化・高性能化、高製造歩首り、ｌｖＩ侶頼証
足央視、すること葡目的にしている。
この発明の半導体装１鉦は、半導体基体の主表面近傍に
、互に間隔金層いて設けられ、基体と反対導電型を持つ
ソース・ト”レイン領域と、この間の基体主表向上に第
１のゲート絶縁族と、この上に導電性拐科から成り、他
の部分から絶縁された浮遊ゲート電極パル光の上に第２
のゲート絶縁族と、さらにこの上に専′…、性拐料から
なる制御ゲート電極（ＣＧ）’に有するスタックドゲー
トＭｏｓ型メモリトランジスタ（Ｍ）と、このメモリト
ランジスタに直列接続して設けられた同泳の断面構造を
自する番地選択用のＭ ＯＳ型トランジスタ（Ｔ）’に
具備し、トランジスタ（Ｍ）と（Ｔ）のいづれもＦＧと
ＣＧがチャンネル方間にそって瓦にセルファラインに形
状が決められていると同時に、（Ｍ）と（Ｔ）のいづれ
のソース、ドレインＩｉ４域も又ＦＧとＣＧとにセルフ
ァラインに形成され、かつＣＧ −ｒｒ Ｇ間容ｔのＦ
’Ｇ−基体間容量に対する比が（Ｍ）の場合の方が（Ｔ
）の賜金よ９１．５倍以上に大きく設定しである。
、互に間隔金層いて設けられ、基体と反対導電型を持つ
ソース・ト”レイン領域と、この間の基体主表向上に第
１のゲート絶縁族と、この上に導電性拐科から成り、他
の部分から絶縁された浮遊ゲート電極パル光の上に第２
のゲート絶縁族と、さらにこの上に専′…、性拐料から
なる制御ゲート電極（ＣＧ）’に有するスタックドゲー
トＭｏｓ型メモリトランジスタ（Ｍ）と、このメモリト
ランジスタに直列接続して設けられた同泳の断面構造を
自する番地選択用のＭ ＯＳ型トランジスタ（Ｔ）’に
具備し、トランジスタ（Ｍ）と（Ｔ）のいづれもＦＧと
ＣＧがチャンネル方間にそって瓦にセルファラインに形
状が決められていると同時に、（Ｍ）と（Ｔ）のいづれ
のソース、ドレインＩｉ４域も又ＦＧとＣＧとにセルフ
ァラインに形成され、かつＣＧ −ｒｒ Ｇ間容ｔのＦ
’Ｇ−基体間容量に対する比が（Ｍ）の場合の方が（Ｔ
）の賜金よ９１．５倍以上に大きく設定しである。
この発明の装置では、１ｆｌ１列に接続されたメモリト
ランジスタと番地迫択用トランジスタの断面構造が全く
同一である為、これらトランジスタ間の寸法は制御ケー
ト電極のバターニングに際してＰＲ（Ｐｈｏｔｏ Ｒ
ｅ５ｉｓｔ）技術とエツチング技術の計す限ｐの最小寸
法に設ｆｉ−１でき、従来装置ｄの如き＋α分は全く必
要無い。この為、装置寸法の最小化が実現でき、これが
付加的な極々の利点効果をもたらすことは先に述べた通
如である。
ランジスタと番地迫択用トランジスタの断面構造が全く
同一である為、これらトランジスタ間の寸法は制御ケー
ト電極のバターニングに際してＰＲ（Ｐｈｏｔｏ Ｒ
ｅ５ｉｓｔ）技術とエツチング技術の計す限ｐの最小寸
法に設ｆｉ−１でき、従来装置ｄの如き＋α分は全く必
要無い。この為、装置寸法の最小化が実現でき、これが
付加的な極々の利点効果をもたらすことは先に述べた通
如である。
ここで本発明装置の動作面をいっそう明らかにする為に
説明を加える。いま一般に、スタックトゲ−）ＭＯＳ型
トランジスタに於いて、浮遊ゲート電極と基体間のオー
バーラツプ面槓を８１ 容量盆Ｃ８第１ケートＳｉＯ□
膜厚をｄｌ、浮遊ゲート電極と制御ゲート′ｌＬ惨闇の
オーバーラツプ面精を８２％各賞をＣ！、第２ゲート５
ｉｎ２膜厚をｄ８とすれは、６をＳｉｎ、のＭｌｉ１率
として、Ｃ，＝＝６３． ／ａｓ 、Ｃ２＝ｇｓ２／
ａ２となる。従って制御ゲート電極に電圧Ｖ。を印加し
た場合、第１ゲートｓｉｏ、膜に生じる′電界Ｅは次の
如く表わせる。
説明を加える。いま一般に、スタックトゲ−）ＭＯＳ型
トランジスタに於いて、浮遊ゲート電極と基体間のオー
バーラツプ面槓を８１ 容量盆Ｃ８第１ケートＳｉＯ□
膜厚をｄｌ、浮遊ゲート電極と制御ゲート′ｌＬ惨闇の
オーバーラツプ面精を８２％各賞をＣ！、第２ゲート５
ｉｎ２膜厚をｄ８とすれは、６をＳｉｎ、のＭｌｉ１率
として、Ｃ，＝＝６３． ／ａｓ 、Ｃ２＝ｇｓ２／
ａ２となる。従って制御ゲート電極に電圧Ｖ。を印加し
た場合、第１ゲートｓｉｏ、膜に生じる′電界Ｅは次の
如く表わせる。
印＝Ｃ＊ ＶＧ／ｄ Ｉ （Ｃｔ ＋Ｃｔ）＝ＶＧ／
ｃａ、 ＋ｄｔ（Ｓｔ／５ｌ）） 従って本発明装置の如く、メモリトランジスタと番地選
択用トランジスタとを同陳の断面構造（即ちｄ、、ｄ、
を同一）にしても、Ｓｚ ／Ｓ ｌを変えることに
より第１ゲート５ｉＯｉｉ換中の′電界Ｅを変化５− させることができる。従って畳込・消去動作時に、制御
ゲート１１Ｌ極に印加する電圧Ｖ。にょって、メモリト
ランジスタＩｔ’Ｊ、 Ｆ’ｏｗｌｅｒ −Ｎｏｒｄｈ
ｅｉｍ トｙネル機構等を利用したチャージの注入・放
出を生じさせる電界Ｅを作ると同時罠、番地選択用トラ
ンジスタにはこれらの埃象が全く生じない一４界Ｅに抑
えることが設目十パラメータＳ２／Ｓ１の選択によって
可能となる訳である。
ｃａ、 ＋ｄｔ（Ｓｔ／５ｌ）） 従って本発明装置の如く、メモリトランジスタと番地選
択用トランジスタとを同陳の断面構造（即ちｄ、、ｄ、
を同一）にしても、Ｓｚ ／Ｓ ｌを変えることに
より第１ゲート５ｉＯｉｉ換中の′電界Ｅを変化５− させることができる。従って畳込・消去動作時に、制御
ゲート１１Ｌ極に印加する電圧Ｖ。にょって、メモリト
ランジスタＩｔ’Ｊ、 Ｆ’ｏｗｌｅｒ −Ｎｏｒｄｈ
ｅｉｍ トｙネル機構等を利用したチャージの注入・放
出を生じさせる電界Ｅを作ると同時罠、番地選択用トラ
ンジスタにはこれらの埃象が全く生じない一４界Ｅに抑
えることが設目十パラメータＳ２／Ｓ１の選択によって
可能となる訳である。
次に本発明の％徽と内在をより解り易くする為に、実施
例を挙げ図面を参照しながら評しく説明する。
例を挙げ図面を参照しながら評しく説明する。
第１図は本発明の半導体装置の一実施例に於ける断面構
造模型図である。第２図は同装置の平面模型図で、この
図に示したＡ−Ａ’郁での断面を第１図が表わしている
。
造模型図である。第２図は同装置の平面模型図で、この
図に示したＡ−Ａ’郁での断面を第１図が表わしている
。
この第１図、第２図に於いて、ｌは比砥抗が約１００−
ｚのＰｍＳｉ単結晶基体、２は面指数（１００）を有す
るｌの主表面、３は１の尚温熱酸化法によって形成した
厚さｆＪｌμのフィールドＳ１０．膜である。
ｚのＰｍＳｉ単結晶基体、２は面指数（１００）を有す
るｌの主表面、３は１の尚温熱酸化法によって形成した
厚さｆＪｌμのフィールドＳ１０．膜である。
６−
４．５．６はｎ型拡散領域で４はスタックドゲートＭＯ
８型メモリトランジスタのソース領域、５はメモリトラ
ンジスタのドレインと番地込択用ＭＯ８型トランジスタ
のソースとの共洲領域、６は選択用トランジスタのドレ
イン領域となっている。
８型メモリトランジスタのソース領域、５はメモリトラ
ンジスタのドレインと番地込択用ＭＯ８型トランジスタ
のソースとの共洲領域、６は選択用トランジスタのドレ
イン領域となっている。
７．１１はそれぞれメモリトランジスタ（以下Ｍと略称
）と選択用トランジスタ（以下Ｔ、！：略称）の第１ゲ
ー）ＳｉＱ、膜で、１の熱版化法により形成され、厚さ
は共に杓１５０Ａ である。８．１２はそれぞれＭ、Ｔ
の浮遊ゲート′Ｆａ極で、厚さ約２００ＯＡのＮ型不純
物であるリンを冷加した多結晶Ｓｉからなっている。９
，１３はそれぞれＭ。
）と選択用トランジスタ（以下Ｔ、！：略称）の第１ゲ
ー）ＳｉＱ、膜で、１の熱版化法により形成され、厚さ
は共に杓１５０Ａ である。８．１２はそれぞれＭ、Ｔ
の浮遊ゲート′Ｆａ極で、厚さ約２００ＯＡのＮ型不純
物であるリンを冷加した多結晶Ｓｉからなっている。９
，１３はそれぞれＭ。
Ｔの厚さ約１００ＯＡの第２ゲート５ｉｎ２換で８゜１
２（Ｄ熱酸化により成長した。１０．１４はそれぞれＭ
、Ｔの制御ゲート電極で、厚さ約５００ＯＡのリン添加
多結晶Ｓｉで形成されている。１５は気相成長法によっ
て形成した厚さ約１μのＰＳＧ（Ｐｈｏｓｐｈｏ −５
ｉｌｉｃａｔｅ −Ｇｌａｓｓ） 腺である。
２（Ｄ熱酸化により成長した。１０．１４はそれぞれＭ
、Ｔの制御ゲート電極で、厚さ約５００ＯＡのリン添加
多結晶Ｓｉで形成されている。１５は気相成長法によっ
て形成した厚さ約１μのＰＳＧ（Ｐｈｏｓｐｈｏ −５
ｉｌｉｃａｔｅ −Ｇｌａｓｓ） 腺である。
１６．１７はそれぞれＮ型領域４．６上のＰＳＧ膜１膜
中５中けられたコンタクト孔である。１８゜１９はＡｔ
の引き出し配線で、それぞれコンタクト孔１６．１７を
介してＮ型領域４，６とオーミック接触を有している。
中５中けられたコンタクト孔である。１８゜１９はＡｔ
の引き出し配線で、それぞれコンタクト孔１６．１７を
介してＮ型領域４，６とオーミック接触を有している。
２０．２１はそれぞれ？ｂ制御ゲート電極１０．１４上
のＰＳＧ膜１膜中５中目けられたコンタクト孔、２２．
２１は開側ｊケート１１惨のＡｔ引き出し配線である。
のＰＳＧ膜１膜中５中目けられたコンタクト孔、２２．
２１は開側ｊケート１１惨のＡｔ引き出し配線である。
ここで第１図に於ける浮遊ケートｘ＋１３，１２は第２
図に点巌で示した形状２４にバターニングした恢、制御
ゲート成極パターン１０．１４全マスクにして自己賢台
的にＨＥ形状決定されている（即ち平面的に副側１ゲー
ト％極パターンの１ｈ下のみに浮遊ゲート電極が形成さ
れている）ので、両ゲート′亀惨はチャンネル力向、即
ちＡ−Ａ’方向にそって寸法は？よは一致している。又
、Ｎ型領域４．５．６は互に自己整合化されたｌ′を遊
、匍ｊ＃両ゲートー１惨をマスクにしたＡｓのイオン注
入法によって目已歪合的に形成されている。この例示の
装置では、メモリトランジスター（Ｍ）および選択用ト
ランジスタ（Ｔ）の浮遊ゲート［４Ｔｈとチャンネル領
域間の面積はそれぞれＳ、＝２５μ 、Ｓ、：５０μ
、浮遊ゲー）’ＩＩＩ極と制御ゲート電極間の面積は共
にＳｔ ”８２ ＝１５０μ２に設定してあり、Ｓｚ
／Ｓ１ の比はメモリトランジスタ（Ｍ）ではＳ。
図に点巌で示した形状２４にバターニングした恢、制御
ゲート成極パターン１０．１４全マスクにして自己賢台
的にＨＥ形状決定されている（即ち平面的に副側１ゲー
ト％極パターンの１ｈ下のみに浮遊ゲート電極が形成さ
れている）ので、両ゲート′亀惨はチャンネル力向、即
ちＡ−Ａ’方向にそって寸法は？よは一致している。又
、Ｎ型領域４．５．６は互に自己整合化されたｌ′を遊
、匍ｊ＃両ゲートー１惨をマスクにしたＡｓのイオン注
入法によって目已歪合的に形成されている。この例示の
装置では、メモリトランジスター（Ｍ）および選択用ト
ランジスタ（Ｔ）の浮遊ゲート［４Ｔｈとチャンネル領
域間の面積はそれぞれＳ、＝２５μ 、Ｓ、：５０μ
、浮遊ゲー）’ＩＩＩ極と制御ゲート電極間の面積は共
にＳｔ ”８２ ＝１５０μ２に設定してあり、Ｓｚ
／Ｓ１ の比はメモリトランジスタ（Ｍ）ではＳ。
／ｓ１ ＝６、選択用トランジスタ（Ｔ）ではＳ、 ／
５１−３でＳｔ ／Ｓ１ ： Ｓｔ ／ｓ、 ＝２に
なっている。この様な設計パラメータの設定により、電
体２２．２３に同一の１、圧全印加した場合、メモリト
ランジスタ（Ｍ）と選択用トランジスタ（Ｔ）の第ｌゲ
ートＳ１０．腹７，１１に生じる電界は（Ｍ）の場合の
万が（Ｔ）の場合の約１．８７倍強くなる。この半導体
装置ではメモリトランジスタ（Ｍ）のゲート電極２２に
正の尚電圧を印加して第１ゲート５ｉＯ１膜７中の電界
により鴇；子を基体１から浮遊ゲート電極８にＦｏｗｌ
ｅｒ−Ｎｏｒｄｈｅｉｍ（以下Ｆ−Ｎと略）トンネル注
入したシ、又負の高市、王を印加して電子を浮遊ゲート
電極８から基体１にＦ−Ｎ ）ンネル放出させることに
よシ“畳込”、“消去”の不揮発性記憶作用を行わせる
が、この時選択用トランジスタ（Ｔ）のゲート１Ｍ、億
２３にも同碌の正・負の高電圧が印加されても、第１ゲ
ートＳｉｎ、膜１１中９− の・出、界が羽い為、猶予の注入・放出等の現象は生じ
ず、従って選択用トランジスタ（′ｒ）はｈピ憶作用は
竹わず、単なるスイッチ菓子としてのトランジスタとし
て機能させることができる。以上述べたメモリトランジ
スタ（Ｍ） （！： ｓ４ｔ＜ Ｂｌｈ ５７ シ、Ｘ
タ（Ｔ）の特性の違い全図３に示す。この図で検輔は
ゲート電極２２ｊ２３から見たスレッショルド電圧（−
２）で横４１１１１はゲート電極に、１０ｍ５の助間印
力１１シに′電圧の値（ｖｃＧ）を示している。
５１−３でＳｔ ／Ｓ１ ： Ｓｔ ／ｓ、 ＝２に
なっている。この様な設計パラメータの設定により、電
体２２．２３に同一の１、圧全印加した場合、メモリト
ランジスタ（Ｍ）と選択用トランジスタ（Ｔ）の第ｌゲ
ートＳ１０．腹７，１１に生じる電界は（Ｍ）の場合の
万が（Ｔ）の場合の約１．８７倍強くなる。この半導体
装置ではメモリトランジスタ（Ｍ）のゲート電極２２に
正の尚電圧を印加して第１ゲート５ｉＯ１膜７中の電界
により鴇；子を基体１から浮遊ゲート電極８にＦｏｗｌ
ｅｒ−Ｎｏｒｄｈｅｉｍ（以下Ｆ−Ｎと略）トンネル注
入したシ、又負の高市、王を印加して電子を浮遊ゲート
電極８から基体１にＦ−Ｎ ）ンネル放出させることに
よシ“畳込”、“消去”の不揮発性記憶作用を行わせる
が、この時選択用トランジスタ（Ｔ）のゲート１Ｍ、億
２３にも同碌の正・負の高電圧が印加されても、第１ゲ
ートＳｉｎ、膜１１中９− の・出、界が羽い為、猶予の注入・放出等の現象は生じ
ず、従って選択用トランジスタ（′ｒ）はｈピ憶作用は
竹わず、単なるスイッチ菓子としてのトランジスタとし
て機能させることができる。以上述べたメモリトランジ
スタ（Ｍ） （！： ｓ４ｔ＜ Ｂｌｈ ５７ シ、Ｘ
タ（Ｔ）の特性の違い全図３に示す。この図で検輔は
ゲート電極２２ｊ２３から見たスレッショルド電圧（−
２）で横４１１１１はゲート電極に、１０ｍ５の助間印
力１１シに′電圧の値（ｖｃＧ）を示している。
実相ハメモリトランジスタ（Ｍ）のｔドを注葡、破細は
選択用トランジスタ（′ｒ）の特性をボす。この図から
明らかな峰に、例えば正電圧Ｖ 、負電比Ｖ−を′書込
”、“消去”、“動作に使用４することによりメモリト
ランジスタ（Ｍ ）のスレッショルド電圧（ＶＴＭ）の
みをシフトさせることができ、選択用トランジスタ（Ｔ
）の特性は何ら変化しない味に出来る。
選択用トランジスタ（′ｒ）の特性をボす。この図から
明らかな峰に、例えば正電圧Ｖ 、負電比Ｖ−を′書込
”、“消去”、“動作に使用４することによりメモリト
ランジスタ（Ｍ ）のスレッショルド電圧（ＶＴＭ）の
みをシフトさせることができ、選択用トランジスタ（Ｔ
）の特性は何ら変化しない味に出来る。
以上の説明から明らかな除に、比ｓｉ／ｓｔ ：Ｓｔ
／ｓ＋を大きく取る桂％ ”ＣＧに対するメモリウィ
ンドの巾の差を大きく取れるので装置の動作は一１〇− 安定になるが、実使用に対しては上記比が１．５倍以上
あれは十分安定であることを確認した。
／ｓ＋を大きく取る桂％ ”ＣＧに対するメモリウィ
ンドの巾の差を大きく取れるので装置の動作は一１〇− 安定になるが、実使用に対しては上記比が１．５倍以上
あれは十分安定であることを確認した。
上述の実施例は単に？ｌＩ示の為のものであシ、本発明
がこれに限定されるものでないことは以上の説明からも
明らかである。例えば装置谷部の導電型や製法ｋＫえる
こともできるし、材買や寸法にもある範囲内では選択の
自由度が存在する。
がこれに限定されるものでないことは以上の説明からも
明らかである。例えば装置谷部の導電型や製法ｋＫえる
こともできるし、材買や寸法にもある範囲内では選択の
自由度が存在する。
第１図は本発明の半導体装置の一央ぬ例に於ける断面俣
型図、第２図はその平面模型図である。 第３図は％性説明図である。
型図、第２図はその平面模型図である。 第３図は％性説明図である。
Claims (1)
- 所要の半導体基体の一生次面に隣接し、互に間隔装置い
て収けられた１対の基体と逆導電型を有するソース、ド
レイン領域と、該両細織間の基体主表面上に第１のゲー
ト１１１１！！縁膜と、該絶縁膜上に金属又は半導体材
料からなり、他の装に部分から電気的に絶縁された浮遊
ゲー）１［惨と、該電極上に第２のゲート絶縁層と、該
絶縁膜上に尋電注材料からなる市１］御ゲート電極と會
壱するスタックドゲートＭＯ８型メモリトランジスタと
、該メモリトランジスタに隣接して同−基体上に直列接
続して設けられた、前記メモリトランジスタト同錘の断
面構造を有する番地迫択用の１ＶＩＯ８型トランジスタ
とを具備し、前Ｍｉ２ｉＶｉＯ８型メモリトランヅメモ
リトラ番地スタ用ＭＯ８型トランジスタのいづれも制御
ゲート電極と浮遊ゲートを極がチャンネル方向にそって
互いに目已荒付的に形状決定されていると共に、それぞ
れのソース、ドレイン領域も又、匍」側ｊゲート′ｒぼ
４愼と＃遊ケート霜、惨とに目己精合的に形成され、か
つ制御ゲート市１欅と浮遊ゲート電極間′６租の＃廚ケ
ート′肛惨と基体間容加ンこ対する比が、１）ｊ記メモ
リトランジスタの場合のブｉが削動番地退択用トランジ
スタよりも１５指以上に大きく設定しである半分特徴と
する半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56186344A JPS5887876A (ja) | 1981-11-20 | 1981-11-20 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56186344A JPS5887876A (ja) | 1981-11-20 | 1981-11-20 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5887876A true JPS5887876A (ja) | 1983-05-25 |
Family
ID=16186708
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56186344A Pending JPS5887876A (ja) | 1981-11-20 | 1981-11-20 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5887876A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4707717A (en) * | 1984-12-05 | 1987-11-17 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device |
| US5274587A (en) * | 1990-07-11 | 1993-12-28 | Nec Corporation | Non-volatile programmable read only memory device having memory cells each implemented by a memory transistor and a switching transistor coupled in parallel and method of memorizing a data bit |
| US5291440A (en) * | 1990-07-30 | 1994-03-01 | Nec Corporation | Non-volatile programmable read only memory device having a plurality of memory cells each implemented by a memory transistor and a switching transistor stacked thereon |
-
1981
- 1981-11-20 JP JP56186344A patent/JPS5887876A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4707717A (en) * | 1984-12-05 | 1987-11-17 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device |
| US5274587A (en) * | 1990-07-11 | 1993-12-28 | Nec Corporation | Non-volatile programmable read only memory device having memory cells each implemented by a memory transistor and a switching transistor coupled in parallel and method of memorizing a data bit |
| US5291440A (en) * | 1990-07-30 | 1994-03-01 | Nec Corporation | Non-volatile programmable read only memory device having a plurality of memory cells each implemented by a memory transistor and a switching transistor stacked thereon |
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