JPS6074859A - 系間同期方式 - Google Patents
系間同期方式Info
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- JPS6074859A JPS6074859A JP18069983A JP18069983A JPS6074859A JP S6074859 A JPS6074859 A JP S6074859A JP 18069983 A JP18069983 A JP 18069983A JP 18069983 A JP18069983 A JP 18069983A JP S6074859 A JPS6074859 A JP S6074859A
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- Japan
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- circuit
- signal
- path
- digital
- communication path
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04M—TELEPHONIC COMMUNICATION
- H04M3/00—Automatic or semi-automatic exchanges
- H04M3/08—Indicating faults in circuits or apparatus
- H04M3/12—Marking faulty circuits "busy"; Enabling equipment to disengage itself from faulty circuits ; Using redundant circuits; Response of a circuit, apparatus or system to an error
Landscapes
- Engineering & Computer Science (AREA)
- Signal Processing (AREA)
- Monitoring And Testing Of Exchanges (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａ） 発明の技術分野
本発明は現用系ならびに予備系として動作する２重化構
成の通話路装置を有するディジタル交換機に係わシ、特
にディジタル信号の送信位相の系間同期方式に関する。
成の通話路装置を有するディジタル交換機に係わシ、特
にディジタル信号の送信位相の系間同期方式に関する。
（ｂ） 従来技術と問題点
第１図は従来のディジタル交換機の信号送信に係わる装
置構成例を示す。
置構成例を示す。
第１図において１００，１０１はパス引込線、１２０．
１２１はパス選択回路、１０２．１０３はパス交絡線、
１３０，１３１はオーダ線、１４０゜１４１は信号送信
回路、１１０．１１１はそれぞれＯ系および１系通話路
装置、１５０は系選択回路、１５１はチャネル分離回路
、１６０ 、１６１は加入者回路、１７０，１７１は通
話路制御装置である。バス引込線１００．１０１には第
２図に示すトリガ信号およびオーダが送出されそのトリ
ガ信号はパス選択回路１２０．１２１の起動にまたオー
ダは例えば信号送信の指示に用いられる。
１２１はパス選択回路、１０２．１０３はパス交絡線、
１３０，１３１はオーダ線、１４０゜１４１は信号送信
回路、１１０．１１１はそれぞれＯ系および１系通話路
装置、１５０は系選択回路、１５１はチャネル分離回路
、１６０ 、１６１は加入者回路、１７０，１７１は通
話路制御装置である。バス引込線１００．１０１には第
２図に示すトリガ信号およびオーダが送出されそのトリ
ガ信号はパス選択回路１２０．１２１の起動にまたオー
ダは例えば信号送信の指示に用いられる。
第１図に示すディジタル交換機において、ディジタル信
号を送出するには信号送信回路１４０゜１４１として例
えば第３図に示す回路を用いる。
号を送出するには信号送信回路１４０゜１４１として例
えば第３図に示す回路を用いる。
第３図の回路において３００はオーダデコーダ、３１０
はアドレスポインタメモリ、３２０は信号メモリである
。オーダデコーダ３００からアドレスポインタメモリ３
１０には加入者対応のメモリアドレスに信号メモリ用の
ポインタを格納し信号メモリ３２０ではポインタによシ
指示された時点でそのアドレスから順に記憶されている
単数または複数の信号を自動的に系選択回路１５０に送
出する。
はアドレスポインタメモリ、３２０は信号メモリである
。オーダデコーダ３００からアドレスポインタメモリ３
１０には加入者対応のメモリアドレスに信号メモリ用の
ポインタを格納し信号メモリ３２０ではポインタによシ
指示された時点でそのアドレスから順に記憶されている
単数または複数の信号を自動的に系選択回路１５０に送
出する。
第４図はアドレスポインタメモリの動作に関するタイミ
ング図を示し、特に信号位相差を生じるようなりリティ
カルな状態でのタイミング図を示す。第４図においてソ
フトタイミングではオーダデコーダ部から指定されたア
ドレスにポインタを書込み、ハードタイミングではクー
ケンシャルにポインタを読出し、信号メモリにポインタ
を送出する。オーダ線１３０ 、１３１からはメモリ３
１０へのポインタ書込用のオーダが両系でほぼ同時に
−送られてくるが、各パスからの起動ルート、デコーダ
回路の動作によって完全には同期しない。特にある１番
目のアドレス書込みオーダが１番目のハードタイミング
の直前のソフトタイミングにて第４図に示すようにずれ
ている場合は多重処理する信号回路の１フレ一ム分の時
間だけ信号がずれてしまう欠点がある。
ング図を示し、特に信号位相差を生じるようなりリティ
カルな状態でのタイミング図を示す。第４図においてソ
フトタイミングではオーダデコーダ部から指定されたア
ドレスにポインタを書込み、ハードタイミングではクー
ケンシャルにポインタを読出し、信号メモリにポインタ
を送出する。オーダ線１３０ 、１３１からはメモリ３
１０へのポインタ書込用のオーダが両系でほぼ同時に
−送られてくるが、各パスからの起動ルート、デコーダ
回路の動作によって完全には同期しない。特にある１番
目のアドレス書込みオーダが１番目のハードタイミング
の直前のソフトタイミングにて第４図に示すようにずれ
ている場合は多重処理する信号回路の１フレ一ム分の時
間だけ信号がずれてしまう欠点がある。
（、） 発明の目的
本発明はかかる従来技術の欠点にかんがみ両系の信号回
路から送出される信号位相を同期化した系間位相同期方
式を提供することを目的とするものである。
路から送出される信号位相を同期化した系間位相同期方
式を提供することを目的とするものである。
（ｄ） 発明の構成
この目的は本発明によればディジタル加入者対応の加入
者回路が２重化されたディジタル通話路装置と系選択回
路、多重分離回路によシ接続され、各通話路装置は信号
送信回路を有するとき、通話路制御装置に接続される自
系のパスからトリガ信号を受けた前記各信号送信回路は
送信すべきディジタル信号を記憶する記憶部に前記トリ
ガ信号を印加して前記ディジタル信号を前記加入者回路
に送出するディジタル交換機において、前記各通話路装
置を同位相のクロックで動作させ、前記トリガ信号を自
系クロックでリタイミングした後前記信号送信回路の前
記記憶部に印加することによシ両系から送信されるディ
ジタル信号の位相を同期化することを特徴とする系間同
期方式を提供することによって達成される。
者回路が２重化されたディジタル通話路装置と系選択回
路、多重分離回路によシ接続され、各通話路装置は信号
送信回路を有するとき、通話路制御装置に接続される自
系のパスからトリガ信号を受けた前記各信号送信回路は
送信すべきディジタル信号を記憶する記憶部に前記トリ
ガ信号を印加して前記ディジタル信号を前記加入者回路
に送出するディジタル交換機において、前記各通話路装
置を同位相のクロックで動作させ、前記トリガ信号を自
系クロックでリタイミングした後前記信号送信回路の前
記記憶部に印加することによシ両系から送信されるディ
ジタル信号の位相を同期化することを特徴とする系間同
期方式を提供することによって達成される。
（、） 発明の実施例
以下本発明にかかる実施例を図面によシ詳細に説明する
。
。
第５図は本発明にかかる系間同期方式における系選択回
路の構成を示す図であって、各パスよりトリガ信号を受
けてオーダ送出回路を起動するまでの状態を図示してい
る。
路の構成を示す図であって、各パスよりトリガ信号を受
けてオーダ送出回路を起動するまでの状態を図示してい
る。
第５図において第１ないし第４図と同じ記号はそれと同
じ構成部分を示す。第５図において、５１０．５１１は
片系／両系識別回路、５１２，５１３は自系オーダ線、
５２０．５２１はオアゲート、５３０．５３１はオーダ
送出回路、５４０，５４１は、Ｄ型フリッゾフロップ、
５５０，５５１はクロックをそれぞれ示す。第５図の系
選択回路は第６図に示す真理衣にしたがって動作する。
じ構成部分を示す。第５図において、５１０．５１１は
片系／両系識別回路、５１２，５１３は自系オーダ線、
５２０．５２１はオアゲート、５３０．５３１はオーダ
送出回路、５４０，５４１は、Ｄ型フリッゾフロップ、
５５０，５５１はクロックをそれぞれ示す。第５図の系
選択回路は第６図に示す真理衣にしたがって動作する。
例えばバス引込線１００がＨレベルにあるときはオアダ
ート５２０の出力がＨレベルとなってオーダ送出回路５
３０を起動する。
ート５２０の出力がＨレベルとなってオーダ送出回路５
３０を起動する。
従来この種の系選択回路にはＤ型フリップフロップ５４
０．５４１が使用されていない。このためパス引込線１
００または１０１からのトリガ信号を受けてグー）５２
０．５２１が動作していたため複数の信号を連続して送
信するような場合にはすでに述べたような信号の位相差
が問題となる。
０．５４１が使用されていない。このためパス引込線１
００または１０１からのトリガ信号を受けてグー）５２
０．５２１が動作していたため複数の信号を連続して送
信するような場合にはすでに述べたような信号の位相差
が問題となる。
本構成によればパス引込線からのトリガ信号は両系で同
期しているクロック５４０．５４１で一旦リタイミング
されるため第６図のケース３に示すような両系オーダ時
においてもオーダ送出回路５３０．５３１からのオーダ
は同期化できる。
期しているクロック５４０．５４１で一旦リタイミング
されるため第６図のケース３に示すような両系オーダ時
においてもオーダ送出回路５３０．５３１からのオーダ
は同期化できる。
−万、第５図において、パス交絡線１０２．ｘｏａは自
系パスからの制御不能の場合に他系パスから自系通話路
装置の制御ルートとして用いられる。
系パスからの制御不能の場合に他系パスから自系通話路
装置の制御ルートとして用いられる。
第６図のケース４はＯ系バスをＬレベルにしておき１系
バスから自系通話路装置を制御可能なことを示している
。
バスから自系通話路装置を制御可能なことを示している
。
第７図は系選択回路のりタイミング回路の構成例である
。上述した工うに他系パスから自系通話路装置を制御す
るには自系パスをＬレベルに保持する必要がおる。系間
同期のためにタイミング用り型フリップフロップを挿入
した第５図の回路では自系通話路装置よシ供給されるク
ロック５５０が障害のため入力断となった場合Ｏ系のパ
スが正常でｈりてもＤ型フリップフロップの出力がＨレ
ベルに保持されることがある。第７図はパス引込線１０
０がＬレベルのときりタイミング回路を強制リセ、トシ
て出力をＬレベルに保つようにしたものでアシ、これに
よシクロ、り断時における問題は回避される。
。上述した工うに他系パスから自系通話路装置を制御す
るには自系パスをＬレベルに保持する必要がおる。系間
同期のためにタイミング用り型フリップフロップを挿入
した第５図の回路では自系通話路装置よシ供給されるク
ロック５５０が障害のため入力断となった場合Ｏ系のパ
スが正常でｈりてもＤ型フリップフロップの出力がＨレ
ベルに保持されることがある。第７図はパス引込線１０
０がＬレベルのときりタイミング回路を強制リセ、トシ
て出力をＬレベルに保つようにしたものでアシ、これに
よシクロ、り断時における問題は回避される。
（ｆ） 発明の効果
以上詳細に説明したように、本発明によれば、両系の通
話路装置から送信される信号の位相が同期しているので
、２重化運転時現用系の装置の故障等によシ予備系の装
置江切替えした場合信号の重複や欠落が生じない。また
系選択回路にて信号の照合を行ない、通話路装置の障害
監視を行う場合も信号の位相差によシ正常運転中にも照
合誤シが表示されるようなことがない利点がある。
話路装置から送信される信号の位相が同期しているので
、２重化運転時現用系の装置の故障等によシ予備系の装
置江切替えした場合信号の重複や欠落が生じない。また
系選択回路にて信号の照合を行ない、通話路装置の障害
監視を行う場合も信号の位相差によシ正常運転中にも照
合誤シが表示されるようなことがない利点がある。
通話路障害時には系間同期用のタイミング回路にもクロ
ックが供給されないことがあるが、本発明によればその
場合でも他系パスから故障通話装置へのアクセスが可能
であシ、保守診断、系切替え等の保守動作が円滑に進め
られる利点もある。
ックが供給されないことがあるが、本発明によればその
場合でも他系パスから故障通話装置へのアクセスが可能
であシ、保守診断、系切替え等の保守動作が円滑に進め
られる利点もある。
第１図は従来のディジタル交換機の信号送信装置の構成
図、第２図は第１図におけるパス引込線の信号形成図、
第３図は第１図における信号送信回路のブロック図、第
４図は第３図における動作を示すタイムチャート、第５
図は本発明にかかる系間同期方式における系選択回路、
第６図は第５図に示す回路の動作を説明する真理値表、
第７図は本発明にかかる方式におけるリタイミング回路
の構成図である。 １００．１０１・・・パス引込線、１１０・・・Ｏ糸通
話路装置、１１１・・・１系通話路装置、１０２，１０
３・・・パス交絡線、１２０，１２１・・・パス選択回
路、１３０．１３１・・・オーダ線、１４０，１４１・
・・信号送信回路、１５０・・・系選択回路、１５１・
・・チャネル分離回路、１６０．１６１・・・加入者回
路、１７０．１７１・・・通話路制御装置、３００・・
・オーダデコーダ、３１０・・・アドレスポインタメモ
リ、３２０・・・信号メモリ、５１０，５１１・・・片
系／両系識別回路、５２０，５２１・・・オアゲート、
５３０゜５３１・・・オーダ送出回路、５４０．５４１
・・・Ｄ型フリップフロップ、５５０．５５１・・・ク
ロック。 特許出願人 富士通株式会社 日本電信電話公社 株式会社 日立製作所 特許出願代理人 弁理士 青 木 朗 弁理士西舘和之 弁理士 内 １）幸 男 弁理士 山 口 昭 之 第１図 １１０ 第２図 一シー 第３図 １７、Ｏ 第４図 第５図 ２０ ２１ 第６図 第７図 手続補正曹（方式） 昭和５９年２月２２日 特許庁長官若杉和夫殿 １、 事件の表示 昭和５８年 特許願 第１８０６９９号２、発明の名称 系間同期方式 ３、補正ンする者 事件との関係 特許出願人 名称 （５２２）富士通株式会社 名称 （４２２）日本電信電話公社 名称 （５１０）株式会社日立製作所 ４、代理人 住所 〒１０５東京都港区虎ノ門−丁目８番１０号５、
補正命令の日付 昭和５９年１月３１日（発送日） ６、補正の対象 （１）明＃＋８の「発明の詳細な説明」の欄（２１明細
書の１図面の簡単な説明」の欄（３）図面（第６囚、第
７図） ７、補正の内容 （１）明細書の「発明の詳細な説明」の欄をつぎのどと
く補正する。 （イ）明ａ書第６頁第１６〜１７行目「第６図に示す」
をｒつぎの第１表（二示す」Ｃ二補正する。 （ロ）明細書ｓ６６頁第２０目と第７頁第１行目との間
Ｃ二つぎの第１表を挿入する〇以下、９白 ＄１ 衣 （ハ）明細書第７頁第９行目ｒ＄６図」ｔ［ｔＪＩ１１
衣ｊ（二補正する。 に）明細書第７頁第１５行目「第６図」を「第１表」（
＝補正する０ （ホ）明細書第７頁第１８行目「第７図」馨「第６図」
（二補正するＯ （へ）明細書第８頁第６行目「第７図」を「第６図ｊ（
二補正する０ （２）明細書の「図面の簡単な説明」の欄をつぎのどと
く補正する。 （イ）明細書第９頁第１１行目ないしＷＪ１２行目「第
６囚は第５図Ｃ二示す回路の動作ン説明する真理値表、
」を削除する。 （ロ）ＦＪＡ細書第９頁第１２行目「第７図」を「第６
図ＪＣ袖正する。 （３）図面 「第６図」を削除し、第７図を別紙のごとく第６図Ｃ二
繰上げる。 ８、添付８類の目録
図、第２図は第１図におけるパス引込線の信号形成図、
第３図は第１図における信号送信回路のブロック図、第
４図は第３図における動作を示すタイムチャート、第５
図は本発明にかかる系間同期方式における系選択回路、
第６図は第５図に示す回路の動作を説明する真理値表、
第７図は本発明にかかる方式におけるリタイミング回路
の構成図である。 １００．１０１・・・パス引込線、１１０・・・Ｏ糸通
話路装置、１１１・・・１系通話路装置、１０２，１０
３・・・パス交絡線、１２０，１２１・・・パス選択回
路、１３０．１３１・・・オーダ線、１４０，１４１・
・・信号送信回路、１５０・・・系選択回路、１５１・
・・チャネル分離回路、１６０．１６１・・・加入者回
路、１７０．１７１・・・通話路制御装置、３００・・
・オーダデコーダ、３１０・・・アドレスポインタメモ
リ、３２０・・・信号メモリ、５１０，５１１・・・片
系／両系識別回路、５２０，５２１・・・オアゲート、
５３０゜５３１・・・オーダ送出回路、５４０．５４１
・・・Ｄ型フリップフロップ、５５０．５５１・・・ク
ロック。 特許出願人 富士通株式会社 日本電信電話公社 株式会社 日立製作所 特許出願代理人 弁理士 青 木 朗 弁理士西舘和之 弁理士 内 １）幸 男 弁理士 山 口 昭 之 第１図 １１０ 第２図 一シー 第３図 １７、Ｏ 第４図 第５図 ２０ ２１ 第６図 第７図 手続補正曹（方式） 昭和５９年２月２２日 特許庁長官若杉和夫殿 １、 事件の表示 昭和５８年 特許願 第１８０６９９号２、発明の名称 系間同期方式 ３、補正ンする者 事件との関係 特許出願人 名称 （５２２）富士通株式会社 名称 （４２２）日本電信電話公社 名称 （５１０）株式会社日立製作所 ４、代理人 住所 〒１０５東京都港区虎ノ門−丁目８番１０号５、
補正命令の日付 昭和５９年１月３１日（発送日） ６、補正の対象 （１）明＃＋８の「発明の詳細な説明」の欄（２１明細
書の１図面の簡単な説明」の欄（３）図面（第６囚、第
７図） ７、補正の内容 （１）明細書の「発明の詳細な説明」の欄をつぎのどと
く補正する。 （イ）明ａ書第６頁第１６〜１７行目「第６図に示す」
をｒつぎの第１表（二示す」Ｃ二補正する。 （ロ）明細書ｓ６６頁第２０目と第７頁第１行目との間
Ｃ二つぎの第１表を挿入する〇以下、９白 ＄１ 衣 （ハ）明細書第７頁第９行目ｒ＄６図」ｔ［ｔＪＩ１１
衣ｊ（二補正する。 に）明細書第７頁第１５行目「第６図」を「第１表」（
＝補正する０ （ホ）明細書第７頁第１８行目「第７図」馨「第６図」
（二補正するＯ （へ）明細書第８頁第６行目「第７図」を「第６図ｊ（
二補正する０ （２）明細書の「図面の簡単な説明」の欄をつぎのどと
く補正する。 （イ）明細書第９頁第１１行目ないしＷＪ１２行目「第
６囚は第５図Ｃ二示す回路の動作ン説明する真理値表、
」を削除する。 （ロ）ＦＪＡ細書第９頁第１２行目「第７図」を「第６
図ＪＣ袖正する。 （３）図面 「第６図」を削除し、第７図を別紙のごとく第６図Ｃ二
繰上げる。 ８、添付８類の目録
Claims (1)
- 【特許請求の範囲】 １、ディジタル加入者対応の加入者回路が２重化された
ディジタル通話路装置と系選択回路、多重分離回路によ
シ接続され、各通話路装置は信号送信回路を有するとき
、通話路制御装置に接続される自系のパスからトリが信
号を受けた前記各信号送信回路に送信すべきディジタル
信号を記憶する記憶部に前記トリガ信号を印加して前記
ディジタル信号を前記加入者回路に送出するディジタル
交換機において、前記各通話路装置を同位相のクロック
で動作させ、前記トリガ信号を自系クロックでリタイミ
ングした後前記信号送信回路の前記記憶部に印加するこ
とによυ両系から送信されるディジタル信号の位相を同
期化することを特徴とする系間同期方式。 ２、 自系のパスから他系の通話路装置へ） ＩＪガ信
号を印加するための制御ルートと、前記各通話路装置に
は前記トリガ信号にょシセット会リセットされるパス選
択回路を設け、且つ前記系間を同期化するタイミング回
路を前記パスと前記パス選択回路間に設け、前記りタイ
ミング回路の出方をトリが信号オフのときにリセットさ
せ、クロ、り断の状態においても前記リタイミング回路
の出方がトリが信号オンの状態に保持されない回路構成
とすることによシ、自系パスが障害でかつ前記リタイミ
ング回路へのクロ、り入力が断であっても、前記パス選
択回路がセット状態に保持されず、他系パスから自系通
話路装置へアクセス可能とすることを特徴とする特許請
求の範囲第１項記載の系間同期方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18069983A JPS6074859A (ja) | 1983-09-30 | 1983-09-30 | 系間同期方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18069983A JPS6074859A (ja) | 1983-09-30 | 1983-09-30 | 系間同期方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6074859A true JPS6074859A (ja) | 1985-04-27 |
| JPH0325065B2 JPH0325065B2 (ja) | 1991-04-04 |
Family
ID=16087761
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18069983A Granted JPS6074859A (ja) | 1983-09-30 | 1983-09-30 | 系間同期方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6074859A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5528124A (en) * | 1978-08-15 | 1980-02-28 | Nippon Telegr & Teleph Corp <Ntt> | Synchronizing running system |
| JPS5577293A (en) * | 1978-12-06 | 1980-06-10 | Nec Corp | Status information return system of doubled information processor |
-
1983
- 1983-09-30 JP JP18069983A patent/JPS6074859A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5528124A (en) * | 1978-08-15 | 1980-02-28 | Nippon Telegr & Teleph Corp <Ntt> | Synchronizing running system |
| JPS5577293A (en) * | 1978-12-06 | 1980-06-10 | Nec Corp | Status information return system of doubled information processor |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0325065B2 (ja) | 1991-04-04 |
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