JPS6077245A - 論理装置のエラ−回復方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は，情報処理システムにおける論理装置のエラー
回復方式に関する。

〔従来技術の説明〕

従来，情報処理システムにおいて，論理装置（以下，Ｃ
ＰＵ）に固定的なエラーが発生し，該エラーＣＰＵが動
作不可能になった場合，特開昭５５−８７２５１号公報
に示されるような，正常なＣＰＵを利用して該エラーを
回復する方式が採用されている。す々わち，この方式は
，エラーが発生したＣＰＵの内部状態をエラーが発生し
ていない正常なＣＰＵに移すことによシ，該エラーＣＰ
Ｕ−トで実行されていた処理を正常なＣＰＵがエラー発
生時点から引継ぐ方式゛である。しかし、この方式では
、エラーＣＰＵ上で実行されていた処理を引継ぐために
は、エラーＣＰＵと同等の機能を持つ別の正常なＣＰＵ
が必要であるため、ＣＰＵにエラーが発生した時点で他
に正常なＣＰＵが存在しなければ、該エラーＣＰＵ上で
実行されていた処理を引継げないという欠点があるＯ 〔発明の詳細な説明〕 本発明の目的は、上述の欠点を除去し、ＣＰＵにエラー
が発生した時点で、別の正常々ＣＰＵが存在しない場合
でも常にエラーＣＰＵＪ二で実行されていた処理を引継
げるようにした論理装置のエラー回復方式を提供するこ
とにある。

〔発明の構成〕

本発明によれば、論理装置と、主記憶装置と。

ｎｔｌ記論理装置のエラー回復動作を制御する回復制御
装置とを有し、前記論理装置は、該論理装置のエラーを
検出する手段と、該エラー検出手段の検出出力に応答し
て前記論理装置の動作を停止させる手段と、該エラーが
発生した時点の命令が再試行できるか否かを表示する手
段と、該表示手段の表示情報を前記回復制御装置に送信
する送信手段とを含んでおり、前記回復制御装置は、前
記エラー検出手段の検出出力に応答して、前記エラーが
検出された時点の前記論理装置の内部レジスタと前記表
示手段と前記主記憶装置との内容を記憶手段に退避させ
ることができると共に、前記論理装記内部しソスタおよ
び前記主記憶装置へ復帰させることかでき、復帰させた
後、前記論理装置を起動するとともに、前記記憶手段か
らの表示情報に応じた所定の処理を行なわせるだめの割
込信号を前記論理装置へ送ることを特徴とする論理装置
のエラー回復方式が得られる。

〔この発明の詳細な説明〕

次に本発明について図面を参照して詳細に説明　゛する
。

第１図を参照すると１本発明の一実施例は、エラーを検
出したｃｐｕｉｏと、主記憶装置（以下。

ＭＭＵ）２０と、エラ二の回復処理を制御する回復制御
装置３０と、補助記憶装置４０とを有する。

該回復制御装置３０は制御部３１と８記憶部：３２とを
有する。

ＣＰ　Ｕ　Ｉ　Ｏは、プログラム操作可能レジスタ群１
１１〜１１９と、エラー検出回路１３０と、クロック発
振回路１３１と、該エラー検出回路１３０でＣＰ　Ｕ　
］、　０内のエラーを検出したときＣＰ　ＵＩＯのクロ
ックを停止するように前記クロック発振回路１３１に指
示するだめの制御線１２３とを有している。

史に、ＣＰＵ１　Ｏは、エラー検出回路１３０およびク
ロ、り発振回路１３１と回復制御装置３０との間のイン
タフェースを制御するインタフェース制御回路１３３と
、エラー検出回路１３０でＣＩ）　Ｕ　１０内のエラー
を検出したとき、前記インタフェース制御回路１３３及
び制御線１２０を介して回復制御装置３０へ該エラーを
報告するだめの信号を導くエラー報告用信号線１２４と
２回復制御装置３０から制御線１２０及びインタフェー
ス制御回路１３３を介して送られてきた。ＣＰＵ１０の
クロック発振停止解除信号をクロック発振回路１３１へ
送るためのクロ、り発振停止、＋−，％！ｔｌ除用信号
線１２５とを有している。

更に、ＣＰＵＩ　Ｏは、プログラム操作可能ｌ／ジメタ
１１１〜１１９の内容を読出すだめの読出しデータバス
１３７と、その読出した内容を格納するためのデータレ
ジスタ１３８とを有している。

データレジスタ１３８から回復制御装置３０の制御部３
１への信号線１２１はプログラム操作可能レジスタ群１
１１〜１１９の情報を退避させるだめの退避用信号線で
ある。更に、ＣＰＵｌ０は、ゾログラム操作可能レジス
タ１１１〜１１９への書込みデータを格納するだめのデ
ータレジスタ１３９と、データレジスタ１３９．の内容
をプログラム操作可能レジスタ１１１〜１１９へ書込む
だめの書込みデータバス１３５とを有している。回復制
御装置３０の制御部３１からデータレジスタ１３９への
信号線１２２はプログラム操作可能レジスタ群１１１〜
］］９へ情報をり帰させるための復帰用１３号線である
。　“ 更に、　ＣＩ）　Ｕは、プログラム操作可能レジスタ１
１１〜１］９のいずれのレジスタに対して読出し又は書
込みを行うかを選択する選択レジスター３６を有してい
る。選択レジスター３６は１回復制御装置３０からの制
御線１３４の信号によって制御される。

史に、　ＣＰ　Ｕ　］　Ｏは、ＣＰＵＩ　Ｏでエラーが
発生した時点で実行されていた命令が再試行可能か占か
の情報庖・保持するだめの命令再試行不可インラ゛イケ
ータ１３２と２割込制御回路１５０とを有している。Ｃ
ＰＵ１０の割込制御回路１５０は。

回復制御装置３０から割込信号線１５１を介して：ｌ、
’ｌｌ　、ｉイＳ信弓を受ける。

回復制御装置３０の制御部３１とＭ’ＭＵ２０との間シ
」１．読出しおよび書込み用信号線２１１で接←“１、
され２回復制御装置３０の制御部３１と補助記憶装置４
０との間は読出しおよび書込み用信号線２１Ｏで接続さ
れている。

いま、ＣＰＵＩ　Ｏ内でエラーが発生し、エラー検出回
路１３０にてエラーが検出されると、エラー検出回路１
３０は、制御線１２３を介してクロック発振回路１３１
を停ｔ　してエラー発生時点のＣＰＵｌ０の内部状態を
凍結すると共に、エラー報告用信号線１２４からインタ
フェース制御回路１３３を介して回復制御装置３ｏヘ工
ラー発生報告を行う。

回復制御装置３ｏは１通常、入出カ制御等の別業務を処
理中であるが、　ＣＰ　Ｕ　］、　Ｏからのエラー発生
報告を受けると１回復制御装置３ｏの制御部３１は処理
中の業務を中断し１回復処理の制御を開始する。すなわ
ち１回復制御装置３ｏの制御部３１は制御線１３ｔを介
してＣＰ　Ｕ　１０のポ択レジスタ１３６を制御するこ
とによｆｉ、ＣＰＵｌ０のプログラム操作可能レジスタ
群１１１〜１１９の内容を退避用信号線１２１を介して
回復制御装置３０の記憶部３２に退避させ、その内容を
読出しおよび書込み用信号線２１０を介して補助記憶装
置４０に退避させる。その後１回復制御装置３゜は、Ｍ
ＭＵ２０の内容を２回復制御装置３０とＭ　Ｍ　Ｕ　２
０との間の読出しおよび書込み用信号線２１１を介して
、該回復制御装置３０の記憶部３２に退避させ、その内
容を読出しおよび書込み国情ら線２１０を介して補助記
憶装置４０に退避させる。

さらに２回復制御装置３ｏは、ＣＰＵｌ０の命令再試行
不可インディケータ１３２の内容も、プログラム操作可
能レジスタ１１０〜１１９の内容を補助記憶装置４０へ
退避させたのと同様の方法て、補助記憶装置４０へ退避
させる。命令再試行李Ｉ’ｌｌイ／ディケーク１３２は
、各命令実行開始時点てオンにリセットされ、命令実行
中メモリ書換え舌の条件が発生したとき、命令再試行不
可としてオンにセ、１・される。

ＣＩ）　ＩＪ　１０の修理が終了した後５回復制御装置
：（（ｌ　ｌ、　、補助記憶装置４０に退避させておい
た。

Ｃｒ’ＵｌＯにエラーが発生した時点のＣＰＵｌ０のゾ
ログラム操作可能レジスタ１１１〜１１９の内容を、補
助記憶装置４０から読出しおよび書込み用信号線２１０
を介して回復制御装置３ｏの記憶部３２に転送する。さ
らに１回復制御装置３゜は記憶部３２に転送された内容
を復帰用信号線１２２を介してデータレジスタ１３９へ
格納し。

さらにその内容を、制御部３１よ多制御した選択レジス
タ１３６で指定されるプログラム操作可能レジスタ１１
１〜１１９へ書込み、ＣＰＵＩ　Ｏをエラー発生時点の
状態に復帰させる。

次に１回復制御装置３０は１補助記憶装置４゜に退避さ
せておいたＣＰＵＩ　Ｏにエラーが発生した時点のＭＭ
Ｕ　２０の内容を補助記憶装置４０から読出しおよび１
゛込み用信号線２１０を介して回復制御装置３０の記憶
部３２に転送する。さらに。

回復制御装置３０は、記憶部３２に転送された内容を、
読出しおよび壱−込み用信号線２１１を介してＭＭＵ　
２０へ転送し、ＭＭＵ２０をエラー発生時点の状態に復
帰させる。

さらに２回復制御装置３０は、補助記憶装置４０に退避
させておいたＣＰＵｌ０の命令再試行不可インディケー
タ１３２の情報も読出す。回後制御装置３０は、読出し
た内容がオフならば。

（すなわちＣＰＵＩ　Ｏにエラーが発生した時点で実行
されていた命令が再試行可能ならば、）インクフェース
制御回路１３３およびクロック発振停止解除用信号線１
２５を介して、ＣＰＵｌ０のクロ、り発振停止解除を行
うことによｆｉ＋ｃ、ｐｕｌｏを命令実行可能状態にし
、その後回復制御装置ｉ’ｉ　３０から割込信号線１５
１を介して割込制御回路＋５０へ命令実行開始の割込信
号を送り、　ＣＰＵ１０にエラーが発生した時点からの
命令の再実行を指示する。一方１回復制御装置３０は、
補助記憶装置４０から読出した内容が命令再試行不可イ
ンディケータのオンであるならば、（すなわち。

Ｃｒ’Ｕ１０にエラーが発生した時点で実行されていた
命令が再試行不可ならば、）インタフェース制御Ｉｉ′
Ｂ回路１３３およびクロック発振停止解除用信号線１２
５を介してＣＰＵＩ　Ｏのクロック発振停止１解除を行
うことによりＣＰＵｌ０を命令実行可１１シ状態にし、
その後割込信号線１５１を介して割込制御回路１５０ヘ
マシンチ工ソク割込信号を送す、オペレーティングシス
テムに対してＣＰＵｌ０で発生したエラーの回復処理を
行うように指示する。

上記の処理を行うことにより、ＣＰＵｌ０にエラーが発
生した時点に実行されていた命令が再試行可能ならば、
該エラーが発生する以前の処理をそのまま継続でき、も
し該エラーが発生した時点に実行されていた命令が再試
行不可ならば、該エラーの回復処理を完全にオペレーテ
ィングシステムに委ねることができる。

〔発明の詳細な説明〕

本発明は以上説明したように、論理装置（ＣＰＵ）に固
定的なエラーが発生し、その時点で該エラーを回復する
正常の論理装置がない場合でも該エラーを回復すること
ができる。という効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図である。 図において。 １０・・・ＣＰＵ、２０・・ＭＭＵ　、３０・・回復制
御装置、３１・・制御部、Ｊ２・・記憶部、４０・・・
補助記憶装置、１１１〜１１９・・・プログラム操作可
能レジスフ、１２０・・制御線、１２１・・・退避用信
号線、１２２・復帰用信号線、１２３・制御線。 １２４・・エラー報告用信号線、１２５・・・クロック
発振停止解除用信号線、１３０・・・エラー検出回路。

Claims (1)

1. 【特許請求の範囲】 １　論理装置と、主記憶装置と、前記論理装置のエラー
   回復動作を制御する回復制御装置とを有し、前記論理装
   置は、該論理装置のエラーを検出する手段と、該エラー
   検出手段の検出出力に応答して前記論理装置の動作を停
   止させる手段と、該エラーが発生した時点の命令が再試
   行できるか否かを表示する手段と、該表示手段の表示情
   報を前記回復制御装置に送信する送信手段とを含んでお
   り、前記回復制御装置は、前記エラー検出手段の検出出
   力に応答して、前記エラーが検出された時点の前記論理
   装置の内部レジスタと前記表示手段と前記主記憶装置と
   の内容を記憶手段に退避させることができると共に、前
   記論理装置の修理が終了した後、前記内部レジスタ及び
   前記主記憶装置前記記憶手段から からの退避７　’８　＠　Ｈｅ　ｍ　Ｗ装置の前記内部
   レジスタおよび前記主記憶装置へ復帰させることができ
   復帰させた後、前記論理装置を起動するとともに前記記
   憶手段からの表示情報に応じた所定の処理を行なわせる
   ための割込信号を前記論理装置へ送ることを特徴とする
   論理装置のエラー回復方式。