JPS607773A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS607773A JPS607773A JP58116390A JP11639083A JPS607773A JP S607773 A JPS607773 A JP S607773A JP 58116390 A JP58116390 A JP 58116390A JP 11639083 A JP11639083 A JP 11639083A JP S607773 A JPS607773 A JP S607773A
- Authority
- JP
- Japan
- Prior art keywords
- film
- region
- emitter
- insulating film
- contact window
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D48/00—Individual devices not covered by groups H10D1/00 - H10D44/00
- H10D48/30—Devices controlled by electric currents or voltages
- H10D48/32—Devices controlled by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H10D48/34—Bipolar devices
- H10D48/345—Bipolar transistors having ohmic electrodes on emitter-like, base-like, and collector-like regions
Landscapes
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、バイポーラトランジスタのエミッタ形成方法
を改良した半心体装誼の製造方法に関する。
を改良した半心体装誼の製造方法に関する。
一般にマイク負波トランジスタの高周波４′！性を向上
させる為には、エミッタ・ベース間距し−１やエミツタ
幅の短縮化をはがル、エミッタ・ペース接合深さを浅く
する事が必要である。エミッタ・ペース間距離の短縮化
には、従来エミッタ・コンタクト窓とペース・コンタク
ト窓の相対的な位置をマスク合せ技術で形成していたも
のをセルファライン（自己整合）方式により形成するこ
とが、又、浅いエミッタ・ペース接合を均一よく形成す
る為には、エミッタ領域及びペース領域をイオン注入法
にょシ形成する事が近年多く行なわれている。
させる為には、エミッタ・ベース間距し−１やエミツタ
幅の短縮化をはがル、エミッタ・ペース接合深さを浅く
する事が必要である。エミッタ・ペース間距離の短縮化
には、従来エミッタ・コンタクト窓とペース・コンタク
ト窓の相対的な位置をマスク合せ技術で形成していたも
のをセルファライン（自己整合）方式により形成するこ
とが、又、浅いエミッタ・ペース接合を均一よく形成す
る為には、エミッタ領域及びペース領域をイオン注入法
にょシ形成する事が近年多く行なわれている。
以下ｌ・ランジスタの従来の製造方法を第１図より第３
図−までの工程断面図を用いて説明する。
図−までの工程断面図を用いて説明する。
第１図乃至第３図は、従来のマイクロ波ＮＰＮ型バイポ
ーラトランジスタの製造工程を示す断ＩＩｎ図であり、
第１図はイオン注入法によるＰ型ベース領域を形成後に
、エミッタ・コンタクト窓及びペース・コンタクト窓の
シリコン窒化膜（５ｔ３Ｎ４）を除去したＮ壓半導体基
板の断面図である。第２図は、エミッタ・コンタクト窓
のシリコン酸化１（ｓｔｏ２）を除去し、砒素イオンの
イオン注入工程の断面図である。第３図はペース・コン
タクト窓のシリコン酸化膜（Ｓｉｎ２）を除去し、エミ
ッタ電極及びペース電極を形成した断面図である。
ーラトランジスタの製造工程を示す断ＩＩｎ図であり、
第１図はイオン注入法によるＰ型ベース領域を形成後に
、エミッタ・コンタクト窓及びペース・コンタクト窓の
シリコン窒化膜（５ｔ３Ｎ４）を除去したＮ壓半導体基
板の断面図である。第２図は、エミッタ・コンタクト窓
のシリコン酸化１（ｓｔｏ２）を除去し、砒素イオンの
イオン注入工程の断面図である。第３図はペース・コン
タクト窓のシリコン酸化膜（Ｓｉｎ２）を除去し、エミ
ッタ電極及びペース電極を形成した断面図である。
まず第１図において、Ｎ型半導体基板１上にシリコン酸
化膜（Ｓ１０２）３を熱酸化法により１０００Ｘの厚さ
に成長させる。その後、図示しないがそのシリコン酸化
膜（ｂｉｏ２） Ｊ上に、ホトレジスト膜を被着し、写
真蝕刻法により、そノホトレジスト膜を所定の・ぐター
ンに形成スる。
化膜（Ｓ１０２）３を熱酸化法により１０００Ｘの厚さ
に成長させる。その後、図示しないがそのシリコン酸化
膜（ｂｉｏ２） Ｊ上に、ホトレジスト膜を被着し、写
真蝕刻法により、そノホトレジスト膜を所定の・ぐター
ンに形成スる。
その後、そのノやターニングされたホトレジスト膜をマ
スクにＮ型半導体基板１に、Ｐ壓イオンとなる、例えば
ボロン（Ｂ＋）のイオン注入を行い、Ｐ型ベース領域２
を形成する。そのＰ ｉ’Ｊベース領域２は、アニール
を行い活性化さぜる。
スクにＮ型半導体基板１に、Ｐ壓イオンとなる、例えば
ボロン（Ｂ＋）のイオン注入を行い、Ｐ型ベース領域２
を形成する。そのＰ ｉ’Ｊベース領域２は、アニール
を行い活性化さぜる。
次にシリコン窒化膜（８１３Ｎ４）４をシリコン酸化膜
（５１０２） ３上に気相成長法により例えば１０００
Ｘの厚さに成長させる。その後、丙び写真蝕刻法により
第１図のごとくエミッタ・コンタクト窓６、ベース・コ
ンタクト窓７となる位置のホトレジスト膜５をセルファ
ライン方式の為に同時に開孔する。その後、パターニン
グされたホトレジスト膜５をマスク導、周知のプラズマ
・エツチング法により、シリコン窒化膜（８１３Ｎ４）
４をエツチングする。その後、図示しないが、ホトレジ
スト膜を被着し、エミッタ・コンタクト窓６のみをノや
ターニングにより開孔する。その後、第２図に示すよう
に、エミッタ・コンタクト窓６のシリコン酸化膜（５１
０２） Ｊを弗酸系エツチング液例えば弗化アンモニウ
ム（ＮＨ，Ｆ）によりエツチングする。しかる後、シリ
コン酸化膜（８１０２） ３とシリコン窒化膜（５ｉ３
Ｎ４） ４をマスクにＰ型ベース領域２にＮ壓イオンと
なる例えば砒素イオン（Ａｓ” ） ８を、例えば加速
エネルギー５０ ｋｅＶ 、ドーズ量３×１０１５ｃｒ
ｎ−２の条件でイオン注入を行Ｖｈ 、Ｎ ｆＪＪＪエ
ミッタ領域９を形成する。このＮ型エミッタ領域９は１
０００℃数十分のアニールにより活性化させる。次に図
示しないが、写真蝕刻法によりベース・コンタクト窓７
のみを開孔する。次いで周知の真空蒸冴法によシ、Ｎ型
半導体基板１上に例えば、白金を、例えば３００Ｘの厚
さに被着する。その後、５００℃士数分のアニールニよ
シ白金シリザイドのオーミック・コンタクト層をエミッ
タ・コンタクト窓６とベース・コンタクト窓７のＮ型半
導体基板１上に形成する。
（５１０２） ３上に気相成長法により例えば１０００
Ｘの厚さに成長させる。その後、丙び写真蝕刻法により
第１図のごとくエミッタ・コンタクト窓６、ベース・コ
ンタクト窓７となる位置のホトレジスト膜５をセルファ
ライン方式の為に同時に開孔する。その後、パターニン
グされたホトレジスト膜５をマスク導、周知のプラズマ
・エツチング法により、シリコン窒化膜（８１３Ｎ４）
４をエツチングする。その後、図示しないが、ホトレジ
スト膜を被着し、エミッタ・コンタクト窓６のみをノや
ターニングにより開孔する。その後、第２図に示すよう
に、エミッタ・コンタクト窓６のシリコン酸化膜（５１
０２） Ｊを弗酸系エツチング液例えば弗化アンモニウ
ム（ＮＨ，Ｆ）によりエツチングする。しかる後、シリ
コン酸化膜（８１０２） ３とシリコン窒化膜（５ｉ３
Ｎ４） ４をマスクにＰ型ベース領域２にＮ壓イオンと
なる例えば砒素イオン（Ａｓ” ） ８を、例えば加速
エネルギー５０ ｋｅＶ 、ドーズ量３×１０１５ｃｒ
ｎ−２の条件でイオン注入を行Ｖｈ 、Ｎ ｆＪＪＪエ
ミッタ領域９を形成する。このＮ型エミッタ領域９は１
０００℃数十分のアニールにより活性化させる。次に図
示しないが、写真蝕刻法によりベース・コンタクト窓７
のみを開孔する。次いで周知の真空蒸冴法によシ、Ｎ型
半導体基板１上に例えば、白金を、例えば３００Ｘの厚
さに被着する。その後、５００℃士数分のアニールニよ
シ白金シリザイドのオーミック・コンタクト層をエミッ
タ・コンタクト窓６とベース・コンタクト窓７のＮ型半
導体基板１上に形成する。
その後、第３図のごとくＮ型半導体基板１上に、チタン
・白金・金を順次真空蒸着法により被着し、写真蝕刻法
によりエミッタ電極１０及びペース電極１ノを形成する
。
・白金・金を順次真空蒸着法により被着し、写真蝕刻法
によりエミッタ電極１０及びペース電極１ノを形成する
。
さて、ここで第３図のＮ 、Ｈ２エミッタ領域９に注目
すると、ベース領域と反対６ ｆｌｉ ’ｊＬＩＩとな
る拡散源から拡散によりエミッタ領域を形成する場合に
は、横方向拡散距離は深さ方間の拡散距離に対して、拡
４＋される濃度にもよるが、それは７割から８割である
。それに対し、イオン注入法によりエミッタ領域を形成
した場合には、横方向不純物製度広が９は、前記に比べ
小さい。
すると、ベース領域と反対６ ｆｌｉ ’ｊＬＩＩとな
る拡散源から拡散によりエミッタ領域を形成する場合に
は、横方向拡散距離は深さ方間の拡散距離に対して、拡
４＋される濃度にもよるが、それは７割から８割である
。それに対し、イオン注入法によりエミッタ領域を形成
した場合には、横方向不純物製度広が９は、前記に比べ
小さい。
その為にシリコン窒化＃４のエミッタ・コンタクト窓６
の開孔幅に対し、エミッタ領域９の横方向不純物濃度分
布の幅が、同等が、わずかに広いだけにすぎず、電極形
成工程において、第３図のエミッタ・ペース妬絡点１２
ケ生じやすくなる為、エミッタ・コンタクト窓数の多い
マイク四波出力トランジスタ等においては、素子特性の
不安定、あるいは素子歩留υを著しく低下させる原因に
なっている。結局、従来の方法テハ、シリコン窒（［（
８１３Ｎ４）のパシベーション効果を上げるため、シリ
コン窒化膜（Ｓｉ２Ｈ４）厚を太きくシ、かつベース幅
のコントロールを正確にするため、工Ｓワタ接合深さを
浅く、即ち、砒素イオン注入エネルギーを小さくする傾
向にあった。このため、シリコン窒化膜（８１３Ｎ４）
が砒素イオン注入のマスクとなっていた。
の開孔幅に対し、エミッタ領域９の横方向不純物濃度分
布の幅が、同等が、わずかに広いだけにすぎず、電極形
成工程において、第３図のエミッタ・ペース妬絡点１２
ケ生じやすくなる為、エミッタ・コンタクト窓数の多い
マイク四波出力トランジスタ等においては、素子特性の
不安定、あるいは素子歩留υを著しく低下させる原因に
なっている。結局、従来の方法テハ、シリコン窒（［（
８１３Ｎ４）のパシベーション効果を上げるため、シリ
コン窒化膜（Ｓｉ２Ｈ４）厚を太きくシ、かつベース幅
のコントロールを正確にするため、工Ｓワタ接合深さを
浅く、即ち、砒素イオン注入エネルギーを小さくする傾
向にあった。このため、シリコン窒化膜（８１３Ｎ４）
が砒素イオン注入のマスクとなっていた。
本発明は、上記の事情に鑑みてなされたもので、エミッ
タ・ペース短絡点の発生を抑え、素子特性の安定化と、
歩留りを改善する半導体装置の製造方法を提供すること
を目的とする。
タ・ペース短絡点の発生を抑え、素子特性の安定化と、
歩留りを改善する半導体装置の製造方法を提供すること
を目的とする。
本発明は、ペース領域を有する半導体基板表面上に、第
１の絶縁膜としてシリコン酸化膜、第２の絶縁膜として
シリコン窒化膜を順次着層形成し、このシリコン窒化膜
の厚さを薄く形成し、イオン注入する不純物イオンとし
ての砒素イオンが前記シリコン窒化膜を通過し、エミッ
タ・コンタクト′窓のシリコン窒化膜のひさし状部分下
のペース領域を反対導電凰にせしめるようエミッタ領域
を形成する事を特徴とする半導体装置の製造方法である
。
１の絶縁膜としてシリコン酸化膜、第２の絶縁膜として
シリコン窒化膜を順次着層形成し、このシリコン窒化膜
の厚さを薄く形成し、イオン注入する不純物イオンとし
ての砒素イオンが前記シリコン窒化膜を通過し、エミッ
タ・コンタクト′窓のシリコン窒化膜のひさし状部分下
のペース領域を反対導電凰にせしめるようエミッタ領域
を形成する事を特徴とする半導体装置の製造方法である
。
以下、図面を参照して本発明の実施例を詳細に説明する
。
。
第４図乃至第６図は、本発明実施例によるマイクロ波Ｎ
ＰＮ型バイポーラトランジスタの製造工程を示す断面図
である。第４図は、イオン注入法によるＰ型ベース領域
を形成後に、エミ。
ＰＮ型バイポーラトランジスタの製造工程を示す断面図
である。第４図は、イオン注入法によるＰ型ベース領域
を形成後に、エミ。
り・コンタクト窓及びペース・コンタクト窓のシリコン
窒化膜（８１３Ｎ４ ）を除去したＮ型半導体基板の断
面図である。第５図は、エミッタ・コンタクト窓のシリ
コン酸化ｋ （ｓ！ ０２ ）を除去し、砒素イオンの
イオン注入を行う工程の断面図である。第６図は、ペー
ス・コンタクト窓のシリコン酸化膜を除去し、エミッタ
電極及びペース電極を形成した断面図である。
窒化膜（８１３Ｎ４ ）を除去したＮ型半導体基板の断
面図である。第５図は、エミッタ・コンタクト窓のシリ
コン酸化ｋ （ｓ！ ０２ ）を除去し、砒素イオンの
イオン注入を行う工程の断面図である。第６図は、ペー
ス・コンタクト窓のシリコン酸化膜を除去し、エミッタ
電極及びペース電極を形成した断面図である。
第４図において、Ｎ型半導体基板１上にシリコン酸化膜
（ＳｉＯ□）３を熱酸化法により、例えば、１５００Ｘ
の厚さに成長させる。この厚さは後述する、例えは、砒
素イオン（Ａｓ＋）を例えば、エネルギー１００ ｋｅ
Ｖ 、ドーズ量３Ｘ１０ ｃｍのイオン注入条件に対し
て十分なマスクとなるようにする。その後、図示しない
が、シリコン酸化１に！ （ｂｘ０２）ｓ上に、ホトレ
ジスト膜を被着し、写真蝕刻法により、そのホトレジス
ト膜を所定のノやターンに形成する。次にそのパターニ
ングされたホトレノス）Ｉｌｌをマスクに、Ｎ型半導体
基板１に、Ｐ型イオンとなる、例えばボロンイオン（Ｂ
＋）を、例えば、加速エネルギー６０ ｋｅＶ 、ドー
ズ基１．５Ｘ１０ｚ の条件で、イオン注入を行い、Ｐ
型ベース領域２を形成する。そのＰ型ベース領域２ば、
９００℃、３０分のアニールを行い、活性化させる。次
にシリコン酸化膜（Ｓ１０２）３上に、シリコン窒化膜
（Ｓ１３Ｎ４）４を気相成長法により、例えば５００Ｘ
の厚さに成長させる。この厚さは、後述する砒素イオン
（Ａｓ＋）のイオン注入条件に対して、十分砒素イオン
（Ａｓ＋）が通過するようにする。
（ＳｉＯ□）３を熱酸化法により、例えば、１５００Ｘ
の厚さに成長させる。この厚さは後述する、例えは、砒
素イオン（Ａｓ＋）を例えば、エネルギー１００ ｋｅ
Ｖ 、ドーズ量３Ｘ１０ ｃｍのイオン注入条件に対し
て十分なマスクとなるようにする。その後、図示しない
が、シリコン酸化１に！ （ｂｘ０２）ｓ上に、ホトレ
ジスト膜を被着し、写真蝕刻法により、そのホトレジス
ト膜を所定のノやターンに形成する。次にそのパターニ
ングされたホトレノス）Ｉｌｌをマスクに、Ｎ型半導体
基板１に、Ｐ型イオンとなる、例えばボロンイオン（Ｂ
＋）を、例えば、加速エネルギー６０ ｋｅＶ 、ドー
ズ基１．５Ｘ１０ｚ の条件で、イオン注入を行い、Ｐ
型ベース領域２を形成する。そのＰ型ベース領域２ば、
９００℃、３０分のアニールを行い、活性化させる。次
にシリコン酸化膜（Ｓ１０２）３上に、シリコン窒化膜
（Ｓ１３Ｎ４）４を気相成長法により、例えば５００Ｘ
の厚さに成長させる。この厚さは、後述する砒素イオン
（Ａｓ＋）のイオン注入条件に対して、十分砒素イオン
（Ａｓ＋）が通過するようにする。
その後、写真蝕刻法により第４図のごとくエミッタ・コ
ンタクト窓６及びペース・コンタクト窓７となる位置の
ホトレジスト膜５をセルファライン方式の為に同時に開
孔する。その後、そのパターニングされたホトレジスト
換５をマスクに周知のプラズマ・エツチング法によりシ
リコン窒化膜（ｂｘｓＮ４ ） ４をエツチングする。
ンタクト窓６及びペース・コンタクト窓７となる位置の
ホトレジスト膜５をセルファライン方式の為に同時に開
孔する。その後、そのパターニングされたホトレジスト
換５をマスクに周知のプラズマ・エツチング法によりシ
リコン窒化膜（ｂｘｓＮ４ ） ４をエツチングする。
その後、図示しないが、ホトレジスト膜を塗布し、エミ
ッタ・コンタクト窓６のみのホトレジスト膜を開孔する
。この時の開口部は、シリコン窒化ＢＸ （５ｉ３Ｎ４
） ４が、エツチングのマスクとなる為に、エミッタ・
コンタクト窓６より、いく分広くてよい。その後、エミ
ッタ・コンタクト窓６のシリコンａ化１換（５１０２）
、９を弗酸系エツチング法、例えば、弗化アンモニウ
ム（ＮＨ４Ｆ）によりエツチングする。この時ｉ＜１第
５図の如く、シリコン酸化膜（８１０２） ３のエミッ
タ・コンタクト窓６の開孔部に対して、シリコン窒化膜
（５ｔ３Ｎ４） ４の開孔部がひさし状の構造となる様
オーバーエツチングする。その後、Ｐ型ベース領域２に
、Ｎ型イオンとなる、例えば砒素イオン（Ａｓ＋） ８
を、例えば、加速エネルギー１００ ｋｅＶ 、ドーズ
Ｑ ３ Ｘ １０”’ｃｍ−２０奈件で、イオン注入を
行い、Ｎ型エミッタ領域９を形成する。そのＮ型エミッ
タ領域９は、１０００℃、数十分のアニールによ）活性
化させる。その後、図示しないが、ペース・コンタクト
窓７のみ、レジスト膜を開孔する。この時の開孔部は、
前述した理由により、ペース・コンタクト窓７よりいく
分広くてよい。その後、弗酸系エツチング液、例えば、
弗化アンモニウム（ＮＩ（４Ｆ）によシ、エツチングす
る。次いで、周知の真空蒸着法によシ、Ｎ型半導体基板
１上に、例えば白金を例えば３００Ｘの厚さに被着し、
５００℃。
ッタ・コンタクト窓６のみのホトレジスト膜を開孔する
。この時の開口部は、シリコン窒化ＢＸ （５ｉ３Ｎ４
） ４が、エツチングのマスクとなる為に、エミッタ・
コンタクト窓６より、いく分広くてよい。その後、エミ
ッタ・コンタクト窓６のシリコンａ化１換（５１０２）
、９を弗酸系エツチング法、例えば、弗化アンモニウ
ム（ＮＨ４Ｆ）によりエツチングする。この時ｉ＜１第
５図の如く、シリコン酸化膜（８１０２） ３のエミッ
タ・コンタクト窓６の開孔部に対して、シリコン窒化膜
（５ｔ３Ｎ４） ４の開孔部がひさし状の構造となる様
オーバーエツチングする。その後、Ｐ型ベース領域２に
、Ｎ型イオンとなる、例えば砒素イオン（Ａｓ＋） ８
を、例えば、加速エネルギー１００ ｋｅＶ 、ドーズ
Ｑ ３ Ｘ １０”’ｃｍ−２０奈件で、イオン注入を
行い、Ｎ型エミッタ領域９を形成する。そのＮ型エミッ
タ領域９は、１０００℃、数十分のアニールによ）活性
化させる。その後、図示しないが、ペース・コンタクト
窓７のみ、レジスト膜を開孔する。この時の開孔部は、
前述した理由により、ペース・コンタクト窓７よりいく
分広くてよい。その後、弗酸系エツチング液、例えば、
弗化アンモニウム（ＮＩ（４Ｆ）によシ、エツチングす
る。次いで、周知の真空蒸着法によシ、Ｎ型半導体基板
１上に、例えば白金を例えば３００Ｘの厚さに被着し、
５００℃。
１５分のアニールによシ白金シリサイドのオーミック・
コンタクト層を、エミッタ・コンタクト窓６とペース・
コンタクト窓７ＯＮ型半導体基板１上に形成する。その
後、第６図のごとく、Ｎ型半導体基板１上にチタン・白
金・金を順次真空蒸着法によ多形成し、エミッタ電極１
０及びペース電極１ノを形成する。
コンタクト層を、エミッタ・コンタクト窓６とペース・
コンタクト窓７ＯＮ型半導体基板１上に形成する。その
後、第６図のごとく、Ｎ型半導体基板１上にチタン・白
金・金を順次真空蒸着法によ多形成し、エミッタ電極１
０及びペース電極１ノを形成する。
従来、エミッタ・コンタクト窓６の周辺部にエミッタ・
ペース接合領域が倉出して電極形成工程によシ、第３図
のエミッタ・ペース短絡点１２が発生していたが、本発
明で（は、第６図のごとく、エミッタ・コンタクト窓６
のＯ・さし状のシリコン窒化膜４の直下に、エミッタ領
域が形成され、電極形成工程にさいて、ひさし状のシリ
コン窒化膜４の直下に金属が被着しても、エミッタ・ベ
ース短絡点は発生ぜず、素子特性の安定化と素子歩留り
を改善することができる。
ペース接合領域が倉出して電極形成工程によシ、第３図
のエミッタ・ペース短絡点１２が発生していたが、本発
明で（は、第６図のごとく、エミッタ・コンタクト窓６
のＯ・さし状のシリコン窒化膜４の直下に、エミッタ領
域が形成され、電極形成工程にさいて、ひさし状のシリ
コン窒化膜４の直下に金属が被着しても、エミッタ・ベ
ース短絡点は発生ぜず、素子特性の安定化と素子歩留り
を改善することができる。
尚、前記した例に限らず、ペース領域及びエミッタ領域
を形成する為の不純物イオンの種類、イオン注入の加速
エネルギ°−、ドーズ量の糸外、更に、基板表面上の第
１絶縁膜及び第２絶縁膜の’ＩＭ顛と厚さ、電極材料は
、’ｆｈ ｎ’ｆ 請求の範囲内において選択され、集
積回路等にも応用できることは勿論である。
を形成する為の不純物イオンの種類、イオン注入の加速
エネルギ°−、ドーズ量の糸外、更に、基板表面上の第
１絶縁膜及び第２絶縁膜の’ＩＭ顛と厚さ、電極材料は
、’ｆｈ ｎ’ｆ 請求の範囲内において選択され、集
積回路等にも応用できることは勿論である。
以上述べたように本発明によりば、半２ｎ体基板上に形
成される第１の絶縁膜上の第２の絶縁膜の厚さを薄く形
成し、不純物イオンがその第２の絶縁膜を通過し、エミ
ッタ・コンタクト窓の第２の絶縁膜のひさし状部分下の
ペース領域を反対導電＆にぜしめるよう、エミッタ領域
を ゛形成することにより、エミッタ・コンタクト窓の
ひさし状の第２の絶縁膜の直下にエミッタ領域が形成さ
れ、電極形成工程において、ひさし状の第２の絶縁膜の
直下に、金属が被矯しても、エミッタ・ベース短絡点は
発生せず、素子特性の安定化と素子歩留υを改善するこ
とができる半導体装置の製造方法を提供することができ
る。
成される第１の絶縁膜上の第２の絶縁膜の厚さを薄く形
成し、不純物イオンがその第２の絶縁膜を通過し、エミ
ッタ・コンタクト窓の第２の絶縁膜のひさし状部分下の
ペース領域を反対導電＆にぜしめるよう、エミッタ領域
を ゛形成することにより、エミッタ・コンタクト窓の
ひさし状の第２の絶縁膜の直下にエミッタ領域が形成さ
れ、電極形成工程において、ひさし状の第２の絶縁膜の
直下に、金属が被矯しても、エミッタ・ベース短絡点は
発生せず、素子特性の安定化と素子歩留υを改善するこ
とができる半導体装置の製造方法を提供することができ
る。
第１図〜第３図は、従来の半導体装置の製造方法を示す
断面図、第４図〜第６図は、本発明の一実施例を示す断
面図である。 １・・・Ｎｕ半心体基板、２・・・Ｐ型ベース領域、３
・・・シリコン酸化膜（Ｓ１０２）、４・・・シリコン
窒化膜（８１，Ｎ４） 、ｓ・・・ホトレジスト膜、６
・・・エミ、、り・コンタクト窓、７・・・ペース・コ
ンタクト窓、８・・・砒素イオン（Ａｓ”）、９・・・
Ｎ型エミッタ領域、１０・・・エミッタ電極、１１・・
・ペース電極、１２・・・エミッタ・ペース炉ｍ 点。
断面図、第４図〜第６図は、本発明の一実施例を示す断
面図である。 １・・・Ｎｕ半心体基板、２・・・Ｐ型ベース領域、３
・・・シリコン酸化膜（Ｓ１０２）、４・・・シリコン
窒化膜（８１，Ｎ４） 、ｓ・・・ホトレジスト膜、６
・・・エミ、、り・コンタクト窓、７・・・ペース・コ
ンタクト窓、８・・・砒素イオン（Ａｓ”）、９・・・
Ｎ型エミッタ領域、１０・・・エミッタ電極、１１・・
・ペース電極、１２・・・エミッタ・ペース炉ｍ 点。
Claims (1)
- ペース領域を有する半導体基板表面上に第１の絶縁膜を
形成する工程と、この第１の絶縁膜上に第２の絶縁膜を
形成する工程と、この第２の絶縁膜の開孔窓をマスクに
前記第１の絶縁膜をサイドエッチをする程度にエツチン
グすることにより前記第１の絶縁膜に対し前記第２の絶
縁膜の開孔窓端部が、ひさし状となる構造を有するエミ
ッタ領域形成用窓を前記ペース領域上に開孔する工程と
、前記第１の絶縁膜単体では十分なマスクとなるが前記
第２の絶縁膜単体ではマスクとならずに前記ペース領域
が反対導電型となるように、前記半導体基板中へ不純物
をイオン注入して前記第２の絶縁膜の前記ひさし状部分
直下にあたる前記ペース領域が反対導電型となるようエ
ミッタ領域を形成する工程と、前記ペース領域上にペー
ス・コンタクト窓を開孔する工程と、前記半導体：！ｌ
！：板上にエミッタ電極及びペース電極を形成する工程
とを具備することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58116390A JPS607773A (ja) | 1983-06-28 | 1983-06-28 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58116390A JPS607773A (ja) | 1983-06-28 | 1983-06-28 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS607773A true JPS607773A (ja) | 1985-01-16 |
Family
ID=14685836
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58116390A Pending JPS607773A (ja) | 1983-06-28 | 1983-06-28 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS607773A (ja) |
-
1983
- 1983-06-28 JP JP58116390A patent/JPS607773A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2605008B2 (ja) | 半導体装置の製造方法 | |
| US4149307A (en) | Process for fabricating insulated-gate field-effect transistors with self-aligned contacts | |
| JP3098848B2 (ja) | 自己整合型プレーナモノリシック集積回路縦型トランジスタプロセス | |
| JPH073813B2 (ja) | 電界効果トランジスタ及びバイポーラトランジスタ構造の製造方法、集積回路製造方法、半導体デバイス製造方法、及び半導体構造の製造方法 | |
| JP3346348B2 (ja) | 半導体装置の製造方法 | |
| US4464825A (en) | Process for fabrication of high-speed radiation hard bipolar semiconductor devices | |
| JP4395442B2 (ja) | バイポーラトランジスタおよび関連構造におけるアライメント許容誤差を向上させるための方法 | |
| US4809055A (en) | Semiconductor device having an electrode and a method of manufacturing the same | |
| JPH0581051B2 (ja) | ||
| JPH0366815B2 (ja) | ||
| JPS5961179A (ja) | バイポ−ラ半導体装置の製造方法 | |
| JPS6022506B2 (ja) | 半導体装置の製法 | |
| JP3055781B2 (ja) | 半導体装置及びその製造方法 | |
| JP2745946B2 (ja) | 半導体集積回路の製造方法 | |
| JPS58142573A (ja) | 半導体集積回路およびその製造方法 | |
| JPH02122669A (ja) | 半導体装置の製造方法 | |
| JPH0330293B2 (ja) | ||
| JPH05198747A (ja) | 半導体装置の製造方法 | |
| JPS6148935A (ja) | 半導体装置の製造方法 | |
| JPS63111667A (ja) | 半導体装置の製造方法 | |
| JPS6077460A (ja) | 半導体装置の製造方法 | |
| JPS60223160A (ja) | バイポ−ラトランジスタの製造方法 | |
| JPS60145659A (ja) | 半導体素子の製造方法 | |
| JPH03224238A (ja) | バイポーラトランジスタの製造方法 | |
| JPH07135215A (ja) | 半導体装置の製造方法 |