JPS6079595A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS6079595A JPS6079595A JP58186767A JP18676783A JPS6079595A JP S6079595 A JPS6079595 A JP S6079595A JP 58186767 A JP58186767 A JP 58186767A JP 18676783 A JP18676783 A JP 18676783A JP S6079595 A JPS6079595 A JP S6079595A
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- circuit
- inverter circuit
- node
- semiconductor integrated
- integrated circuit
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
この発明は、半導体集積回路装置に関するもので、例え
ば、欠陥ビット救済のための不良アドレ大記憶回路が設
けられたダイナミック型ＲＡＭ（ランダム・アクセス・
メモリ）に有効な技術に関するものである。
ば、欠陥ビット救済のための不良アドレ大記憶回路が設
けられたダイナミック型ＲＡＭ（ランダム・アクセス・
メモリ）に有効な技術に関するものである。
例えば、ダイナミック型ＲＡＭ （ランダム・アクセス
・メモリ）のような半導体記憶装置において、その製品
歩留りを向上させるために、欠陥ビット救済方式を利用
することが考えられている。
・メモリ）のような半導体記憶装置において、その製品
歩留りを向上させるために、欠陥ビット救済方式を利用
することが考えられている。
欠陥ビット救済方式を採用するために、半導体記憶装置
には、メモリアレイ内の不良アドレスを記憶する記憶手
段及びアドレス比較回路からなるアドレスコンベアと冗
長メモリアレイ （予備メモリアレイ）とが設けられる
。
には、メモリアレイ内の不良アドレスを記憶する記憶手
段及びアドレス比較回路からなるアドレスコンベアと冗
長メモリアレイ （予備メモリアレイ）とが設けられる
。
本願出願人においては、この発明に先立って、上記不良
アドレスを記憶する記憶ず段として、第１図に示すよう
な記憶回路を開発した。この記憶回路は、両端に不純物
を導入したポリシリコン層を形成しておいて、その中間
部にレーザー光線を照射して不純物領域を形成すること
（レーザー拡散）によって可変抵抗素子を措成し、これ
を利用するものである。すなわち、上記レーザー光線の
照射によって抵抗値が約３０ＧΩ（ギガオーム）のよう
な高抵抗から約１０にΩ（キロオーム）のような低抵抗
に変化させられる抵抗Ｒ１と、数ＭΩのような比較的高
抵抗とされた固定抵抗Ｒ２とにより分圧回路を構成し、
その出力をＰチャンネルＭＯ５ＦＥＴＱ１とＮチ＋ｙネ
７１／ Ｍ ＯＳ Ｆ Ｅ ＴＱ２とで構成されたＣＭ
ＯＳインバータ回路ＩＶ１に入力する。また、このＣＭ
ＯＳインバータ回路ＩＶＩの出力信号は、上記固定抵抗
Ｒ２に並列形態に設けられたＭＯ３ＦＥＴＱ３のゲート
に供給して正帰還回路を構成する。 この記憶回路は、
抵抗Ｒ１にレーザー光線を照射しない場合には、抵抗Ｒ
１が上記のような高抵抗値のままとなるので上記分圧回
路の出力電圧がロウレベルになり、抵抗Ｒ１にレーザー
光線を照射した場合には上記のように低抵抗値になるの
でハイレベルになる。
アドレスを記憶する記憶ず段として、第１図に示すよう
な記憶回路を開発した。この記憶回路は、両端に不純物
を導入したポリシリコン層を形成しておいて、その中間
部にレーザー光線を照射して不純物領域を形成すること
（レーザー拡散）によって可変抵抗素子を措成し、これ
を利用するものである。すなわち、上記レーザー光線の
照射によって抵抗値が約３０ＧΩ（ギガオーム）のよう
な高抵抗から約１０にΩ（キロオーム）のような低抵抗
に変化させられる抵抗Ｒ１と、数ＭΩのような比較的高
抵抗とされた固定抵抗Ｒ２とにより分圧回路を構成し、
その出力をＰチャンネルＭＯ５ＦＥＴＱ１とＮチ＋ｙネ
７１／ Ｍ ＯＳ Ｆ Ｅ ＴＱ２とで構成されたＣＭ
ＯＳインバータ回路ＩＶ１に入力する。また、このＣＭ
ＯＳインバータ回路ＩＶＩの出力信号は、上記固定抵抗
Ｒ２に並列形態に設けられたＭＯ３ＦＥＴＱ３のゲート
に供給して正帰還回路を構成する。 この記憶回路は、
抵抗Ｒ１にレーザー光線を照射しない場合には、抵抗Ｒ
１が上記のような高抵抗値のままとなるので上記分圧回
路の出力電圧がロウレベルになり、抵抗Ｒ１にレーザー
光線を照射した場合には上記のように低抵抗値になるの
でハイレベルになる。
これによって、不良アドレス信号の■込みが行われる。
このような記憶回路におていは、次のような問題の生じ
ることが本願発明者の研究によって明らかにされた。す
なわち、抵抗Ｒ１，Ｒ２の抵抗比によりロウレベル／ハ
イレベルの信号を形成するものであるが、これらの抵抗
Ｒ１，Ｒ２の抵抗値は、プロセス変動の影響を受けて大
きく変動する。
ることが本願発明者の研究によって明らかにされた。す
なわち、抵抗Ｒ１，Ｒ２の抵抗比によりロウレベル／ハ
イレベルの信号を形成するものであるが、これらの抵抗
Ｒ１，Ｒ２の抵抗値は、プロセス変動の影響を受けて大
きく変動する。
したがって、動作マージンが比較的小さいという欠点が
ある。
ある。
また、電源投入時において、抵抗Ｒ１にレーザー光線が
照射されておらず、抵抗Ｒ１が約３ＧΩのような高抵抗
値であるときには、実質的にフローティング状態になっ
ている。したがうて、ＭＯＳ Ｆ ＥＴＱ １等により
寄生容量による電源電圧Ｖｃｃとのカップリングの影響
を受けて誤動作する場合があるという問題がある。さら
に、これらのポリシリコン層で構成された抵抗Ｒ１，Ｒ
２の抵抗値は、電圧に対して非ｔＬ線特性を持つもので
あり、電圧が小さな領域では両者の抵抗比が小さくなる
傾向にあるので、上記プロセス変動によるバラツキ及び
上記カップリングと相俟って記憶情報の信頼性に問題が
ある。
照射されておらず、抵抗Ｒ１が約３ＧΩのような高抵抗
値であるときには、実質的にフローティング状態になっ
ている。したがうて、ＭＯＳ Ｆ ＥＴＱ １等により
寄生容量による電源電圧Ｖｃｃとのカップリングの影響
を受けて誤動作する場合があるという問題がある。さら
に、これらのポリシリコン層で構成された抵抗Ｒ１，Ｒ
２の抵抗値は、電圧に対して非ｔＬ線特性を持つもので
あり、電圧が小さな領域では両者の抵抗比が小さくなる
傾向にあるので、上記プロセス変動によるバラツキ及び
上記カップリングと相俟って記憶情報の信頼性に問題が
ある。
この発明の目的は、信頼性の向」−を図った記１意回路
を含む半導体集積回路装置を提供することにある。
を含む半導体集積回路装置を提供することにある。
この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。
この明細書の記述および添付図面から明らかになるであ
ろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。
を簡単に説明すれば、下記の通りである。
すなわち、レーザー拡散技術によって構成された可変ポ
リシリコン抵抗を回路の接地電位側の負荷手段と第１導
電型の駆！ＩＩ Ｍ ＯＳ Ｆ Ｆ、 Ｔとからなるイ
ンバータ回路と、ＣＭＯＳインバータ回路とでラッチ回
路を構成することによって、上記可変ポリシリコン抵抗
の抵抗値に従った記憶情報を得るようにするものである
。
リシリコン抵抗を回路の接地電位側の負荷手段と第１導
電型の駆！ＩＩ Ｍ ＯＳ Ｆ Ｆ、 Ｔとからなるイ
ンバータ回路と、ＣＭＯＳインバータ回路とでラッチ回
路を構成することによって、上記可変ポリシリコン抵抗
の抵抗値に従った記憶情報を得るようにするものである
。
（実施例１〕
第２図には、待に制限されないが、ダイ−ノーミック型
ＲＡＭの欠陥ビットの救済のために設けられる上記アド
レスコンベアにこの発明を通用した場合の一実施例の回
路図が示されている。同図には、１組のアドレスコンベ
アの具体的回路のみが代表として示されている。
ＲＡＭの欠陥ビットの救済のために設けられる上記アド
レスコンベアにこの発明を通用した場合の一実施例の回
路図が示されている。同図には、１組のアドレスコンベ
アの具体的回路のみが代表として示されている。
不良アドレスを記憶する記憶回路は、次の各回路素子に
より構成される。特に制限されないが、ＰチャンネルＭ
Ｏ３ＦＥＴＱ４のドレインと回路の接地電位点との間に
負荷手段として上記同様な抵抗Ｒ１を設けることによっ
て第１のインバータ回路を構成する。また、上記同様に
ＰチャンネルＭ ＯＳ Ｆ Ｅ Ｔ Ｑ １とＮチャン
ネルＭＯ３ＦＥＴＱ２とにより第２のインバータ回路と
してのＣＭＯＳインバータ回路ＩＶ２を構成する。そし
て、これら第１．第２のインバータ回路の入力端子と出
力端子とを交差結線してラッチ形態とする。すなわち、
上記抵抗Ｒ１は、上述のように、レーザー拡散技術を利
用した可変抵抗である。また、上記第１のインバータ回
路の出力端子であるＭＯ３ＦＥＴＱ４のドレインは、第
２のインバータ回路としてのＣＭＯＳインバータ回路の
入力端子であるＭＯ３ＦＥＴＱＩ、Ｑ２の共通化された
ゲートに接続される。このＣＭＯＳインバータ回路の出
力端子は、上記第１のインバータ回路の入力端子である
ＭＯ３ＦＥＴＱ４のゲートに接続される。
より構成される。特に制限されないが、ＰチャンネルＭ
Ｏ３ＦＥＴＱ４のドレインと回路の接地電位点との間に
負荷手段として上記同様な抵抗Ｒ１を設けることによっ
て第１のインバータ回路を構成する。また、上記同様に
ＰチャンネルＭ ＯＳ Ｆ Ｅ Ｔ Ｑ １とＮチャン
ネルＭＯ３ＦＥＴＱ２とにより第２のインバータ回路と
してのＣＭＯＳインバータ回路ＩＶ２を構成する。そし
て、これら第１．第２のインバータ回路の入力端子と出
力端子とを交差結線してラッチ形態とする。すなわち、
上記抵抗Ｒ１は、上述のように、レーザー拡散技術を利
用した可変抵抗である。また、上記第１のインバータ回
路の出力端子であるＭＯ３ＦＥＴＱ４のドレインは、第
２のインバータ回路としてのＣＭＯＳインバータ回路の
入力端子であるＭＯ３ＦＥＴＱＩ、Ｑ２の共通化された
ゲートに接続される。このＣＭＯＳインバータ回路の出
力端子は、上記第１のインバータ回路の入力端子である
ＭＯ３ＦＥＴＱ４のゲートに接続される。
なお、特に制限されないが、Ｍ ＯＳ Ｆ Ｅ Ｔ Ｑ
’１のコンダクタンス特性は、Ｍ ＯＳ Ｆ’ Ｅ、
’ｒ１．’ｌ ＋の一１ンダクタンス特性より大きく
設定される。
’１のコンダクタンス特性は、Ｍ ＯＳ Ｆ’ Ｅ、
’ｒ１．’ｌ ＋の一１ンダクタンス特性より大きく
設定される。
上記抵抗Ｒ１の選択的なレーデ−拡散にょる抵抗値に従
った相？ｉｌ的な不良アドレス信’；ニーａＱ、ＴＯを
形成するため、上記ＣＭ ＯＳ 、インバータ回Ｉ／３
の出力ａＱを受けるインバータ回路ＩＶ２が設りられ、
」二記反転アドレス？、％ ℃丁Ｏが形成されに１゜上
記構成の記憶回路から得られる記１、ｑ情報（不良アド
レス信号）ａｏ、ａＯは、ア１′Ｌ・ス比斡回路を構成
するＭ ＯＳ Ｆ Ｅ Ｔ Ｑ ５ 、 Ｑ （ｉの’
ｙ’−１に印加される。これら（７） Ｍ ＯＳ Ｆ
Ｅ Ｔ Ｑ ５ 、Ｑ ６は、直列形態に接続され、Ｍ
ＯＳ Ｆ Ｅ ′ｒ Ｑ ５ Ｈ１！りからアドレス
信号ａＱ’ が、ＭＯＳＦＥＴＱ６側かラ−，”１ドレ
ス信号ａＯ”がそれぞれ相捕的に供給され、その共通接
続点から比較出力を得るものである３上記記憶情報とア
ドレス信号とが一致した場合、記憶情報によりオン状態
になっているＭＯＳＦＥ１゛Ｑ５又はＱ６を通してアド
レス信号ａＱ’又はａＯｏのロウレベルの一致信号が出
力される。一方、記憶情報とアトＬ・ス信号とが不一致
の場合、記憶情報によりオン状態になっているＭＯＳＦ
ＥＴＱ５又はＱ６を通してアドレス信号１０°又はａＯ
ｏのハイレベルの不一致信号が出力されることになる。
った相？ｉｌ的な不良アドレス信’；ニーａＱ、ＴＯを
形成するため、上記ＣＭ ＯＳ 、インバータ回Ｉ／３
の出力ａＱを受けるインバータ回路ＩＶ２が設りられ、
」二記反転アドレス？、％ ℃丁Ｏが形成されに１゜上
記構成の記憶回路から得られる記１、ｑ情報（不良アド
レス信号）ａｏ、ａＯは、ア１′Ｌ・ス比斡回路を構成
するＭ ＯＳ Ｆ Ｅ Ｔ Ｑ ５ 、 Ｑ （ｉの’
ｙ’−１に印加される。これら（７） Ｍ ＯＳ Ｆ
Ｅ Ｔ Ｑ ５ 、Ｑ ６は、直列形態に接続され、Ｍ
ＯＳ Ｆ Ｅ ′ｒ Ｑ ５ Ｈ１！りからアドレス
信号ａＱ’ が、ＭＯＳＦＥＴＱ６側かラ−，”１ドレ
ス信号ａＯ”がそれぞれ相捕的に供給され、その共通接
続点から比較出力を得るものである３上記記憶情報とア
ドレス信号とが一致した場合、記憶情報によりオン状態
になっているＭＯＳＦＥ１゛Ｑ５又はＱ６を通してアド
レス信号ａＱ’又はａＯｏのロウレベルの一致信号が出
力される。一方、記憶情報とアトＬ・ス信号とが不一致
の場合、記憶情報によりオン状態になっているＭＯＳＦ
ＥＴＱ５又はＱ６を通してアドレス信号１０°又はａＯ
ｏのハイレベルの不一致信号が出力されることになる。
他のアドレス信号ａｎに対して設番ノられたアドレスコ
ンベアＡＣｎ等も同様な記憶回路及び比較回路により構
成される。
ンベアＡＣｎ等も同様な記憶回路及び比較回路により構
成される。
上記比較出力は、ＭＯＳＦＥＴＱ、７ないしＱ８及び図
示しない負荷手段とで構成されたノアゲート回路に入力
され、このノアゲート回路を通してアドレス切り換え制
御信司が形成される。すなわち、すべての記憶情報とア
ドレス信号とが一致した時、そのロウレベル出力により
ＭＯＳＦＥＴＱ７ないしＱ８がオフ１大態となって、ハ
イレベルのアドレス切り換え制御信号が形成される。
示しない負荷手段とで構成されたノアゲート回路に入力
され、このノアゲート回路を通してアドレス切り換え制
御信司が形成される。すなわち、すべての記憶情報とア
ドレス信号とが一致した時、そのロウレベル出力により
ＭＯＳＦＥＴＱ７ないしＱ８がオフ１大態となって、ハ
イレベルのアドレス切り換え制御信号が形成される。
次にこの実施例回路の動作を説明する。
上記抵抗Ｒ１に上記レーザー拡散処理がなされ°Ｃいな
い場合には、その抵抗値は約３ＧΩのような高抵抗値と
なっている。したがって、電源投入時において電源電圧
Ｖｃｃの立ち上がりに伴ってＰチャンネルＭＯ３ＦＥＴ
Ｑ４．Ｑｌとが共にオン状態となって第１．第２のイン
バータ回ｖ３の出方端子であるノードＮｌ、Ｎ２をそれ
ぞれチャージアップする。このとき、Ｍ ＯＳ Ｆ Ｉ
Ｆ、 ＴＱ ４のコンダクタンス特性がＭＯ３ＦＥＴＱ
Ｉのコンダクタンス特性より大きく設定されＣいるので
、ノードＮ１をノードＮ２より先にハイレベルにする。
い場合には、その抵抗値は約３ＧΩのような高抵抗値と
なっている。したがって、電源投入時において電源電圧
Ｖｃｃの立ち上がりに伴ってＰチャンネルＭＯ３ＦＥＴ
Ｑ４．Ｑｌとが共にオン状態となって第１．第２のイン
バータ回ｖ３の出方端子であるノードＮｌ、Ｎ２をそれ
ぞれチャージアップする。このとき、Ｍ ＯＳ Ｆ Ｉ
Ｆ、 ＴＱ ４のコンダクタンス特性がＭＯ３ＦＥＴＱ
Ｉのコンダクタンス特性より大きく設定されＣいるので
、ノードＮ１をノードＮ２より先にハイレベルにする。
これによって、ＣＭＯＳインバータ回路のＮチャンネル
ＭＯＳＦＥＴＱ２がオン状態になるのでノードＮ２をロ
ウレベルにする。このノードＮ２の１，１ウレベルがＭ
Ｏ３ＦＥＴＱ４のゲートに供給されるのでＭＯ３ＦＥＴ
Ｑ４がオン状態に安定する。
ＭＯＳＦＥＴＱ２がオン状態になるのでノードＮ２をロ
ウレベルにする。このノードＮ２の１，１ウレベルがＭ
Ｏ３ＦＥＴＱ４のゲートに供給されるのでＭＯ３ＦＥＴ
Ｑ４がオン状態に安定する。
したがって、ノードＮｌがハイレベルに、ノードＮ２が
ロウレベルになる。この場合、ノー１”Ｎ１のハイレベ
ルはＭＯ３ＦＥＴＱ４のオン状態によって形成され、ノ
ードＮ２のロウレベルはＭＯ３ＦＥＴＱ２のオン状態に
よって形成されるので、記憶回路にフローティング部分
が生しない。
ロウレベルになる。この場合、ノー１”Ｎ１のハイレベ
ルはＭＯ３ＦＥＴＱ４のオン状態によって形成され、ノ
ードＮ２のロウレベルはＭＯ３ＦＥＴＱ２のオン状態に
よって形成されるので、記憶回路にフローティング部分
が生しない。
これによって、非反転アドレス（Ｗ号ａＯがロウレベル
に、反転アドレス信号ａＯがハイレベルとなる。
に、反転アドレス信号ａＯがハイレベルとなる。
一方、上記抵抗Ｒ１に上記レーザー拡散処理を施した場
合には、その抵抗値は約１０にΩのような低抵抗値とな
っている。したがって、電源投入時において電源電圧Ｖ
ｃｃの立ち上がりに伴ってＰチャンネルＭＯ３ＦＥＴＱ
Ｉのゲートが比較的低抵抗値とされた抵抗Ｒ１によつて
回路の接地電位（ロウレベル）が供給されるので、Ｐチ
ャンネルＭＯ３ＦＥＴＱＩがオン状態となって、ノード
Ｎ２をハイレベルにする。これにより、ＰチャンネルＭ
Ｏ５ＦＥＴＱ４がオフ状態になる。したがって、ノー１
’Ｎ２がハイレベルに、ノードＮ１がロウレベルになる
。この場合、ノードＮ２のノｈイレベルはＭ ＯＳ Ｆ
Ｅ ′ｒ Ｑ １のオン状態によって形成され、ノー
ｉＮ１のロウレベルは比較的低抵抗値の抵抗Ｒ１によっ
て形成されるので、記憶回路にフローティング部分が生
じない。
合には、その抵抗値は約１０にΩのような低抵抗値とな
っている。したがって、電源投入時において電源電圧Ｖ
ｃｃの立ち上がりに伴ってＰチャンネルＭＯ３ＦＥＴＱ
Ｉのゲートが比較的低抵抗値とされた抵抗Ｒ１によつて
回路の接地電位（ロウレベル）が供給されるので、Ｐチ
ャンネルＭＯ３ＦＥＴＱＩがオン状態となって、ノード
Ｎ２をハイレベルにする。これにより、ＰチャンネルＭ
Ｏ５ＦＥＴＱ４がオフ状態になる。したがって、ノー１
’Ｎ２がハイレベルに、ノードＮ１がロウレベルになる
。この場合、ノードＮ２のノｈイレベルはＭ ＯＳ Ｆ
Ｅ ′ｒ Ｑ １のオン状態によって形成され、ノー
ｉＮ１のロウレベルは比較的低抵抗値の抵抗Ｒ１によっ
て形成されるので、記憶回路にフローティング部分が生
じない。
これによって、非反転アドレス信月ａＯがハイレベルに
、反転アドレス信号ａＯがロウレベルとなる。
、反転アドレス信号ａＯがロウレベルとなる。
〔実施例２〕
第３図には、上記記憶回路の他の一実施例の回路図が示
されている。
されている。
この実施例では、上記同様なＰチャンネルＭＯ５ＦＥＴ
Ｑ４と抵抗Ｒ１とからなる第１のインバータ回路とＰチ
ャンネルＭＯ３Ｉ４ＴＱ１とＮチャンネルＭＯ３ＦＥＴ
Ｑ２とからなる第２のインバータ回路とで構成されたラ
ッチ回路において、次の各回路素子が付加される。この
実施例では、上記ＭＯ３ＦＥＴＱＩとＱ４のコンダクタ
ンス特性を同じにするか、又は上記同様にＭ ＯＳ Ｆ
Ｅ ’ｒＱ４のコンダクタンス特性をＭＯ３ＦＥＴＱ
Ｉのコンダクタンス特性より大きくするとともに、各ノ
ードＮｌとＮ２の容量Ｃ１とＣ２の容量値を次のように
設定する。すなわち、抵抗Ｒ１に−Ｆ記レーザー拡散処
理を施さない時に、ノードＮ１をハイレベルにするため
、容１ｉ１ｃ１の容量値を容量Ｃ２の容量値より小さく
設定するものである。これによって、抵抗Ｒ１が高抵抗
状態のときに確実にノードＮ１をハイレベルにするもの
である。
Ｑ４と抵抗Ｒ１とからなる第１のインバータ回路とＰチ
ャンネルＭＯ３Ｉ４ＴＱ１とＮチャンネルＭＯ３ＦＥＴ
Ｑ２とからなる第２のインバータ回路とで構成されたラ
ッチ回路において、次の各回路素子が付加される。この
実施例では、上記ＭＯ３ＦＥＴＱＩとＱ４のコンダクタ
ンス特性を同じにするか、又は上記同様にＭ ＯＳ Ｆ
Ｅ ’ｒＱ４のコンダクタンス特性をＭＯ３ＦＥＴＱ
Ｉのコンダクタンス特性より大きくするとともに、各ノ
ードＮｌとＮ２の容量Ｃ１とＣ２の容量値を次のように
設定する。すなわち、抵抗Ｒ１に−Ｆ記レーザー拡散処
理を施さない時に、ノードＮ１をハイレベルにするため
、容１ｉ１ｃ１の容量値を容量Ｃ２の容量値より小さく
設定するものである。これによって、抵抗Ｒ１が高抵抗
状態のときに確実にノードＮ１をハイレベルにするもの
である。
また、ノードＮ２と回路の接地電位点との間には、上記
抵抗Ｒ１と同様なダミー抵抗Ｒ１′を設けるものである
。この抵抗Ｒ１°を設りることによって、抵抗Ｒ１の抵
抗値のプロセス要因によるバラツキに対する高抵抗変動
マージンを大きくするものである。
抵抗Ｒ１と同様なダミー抵抗Ｒ１′を設けるものである
。この抵抗Ｒ１°を設りることによって、抵抗Ｒ１の抵
抗値のプロセス要因によるバラツキに対する高抵抗変動
マージンを大きくするものである。
＋１ル−ザー拡散技術によって抵抗値が変化させられる
ポリシリコン抵抗が回路の接地電位側に設けたインバー
タ回路と、ＣＭＯＳインバータ回路とをラッチ形態とす
ることによって、フローティング状態となるノードを無
くずことができるため、電源投入時の記憶情報の取り出
しを確実にできるという効果が得られる。
ポリシリコン抵抗が回路の接地電位側に設けたインバー
タ回路と、ＣＭＯＳインバータ回路とをラッチ形態とす
ることによって、フローティング状態となるノードを無
くずことができるため、電源投入時の記憶情報の取り出
しを確実にできるという効果が得られる。
（２）プロセス変動に対する抵抗値にバラツキがあって
も、これに影響されることなく Ｍ ＯＳ Ｆ Ｅ ′
ｒのコンダクタンス特性ないし容量によって選択的なレ
ーザー拡散によって変化させられた抵抗値に従った記憶
情報を取り出すことができるという効果が得られる。
も、これに影響されることなく Ｍ ＯＳ Ｆ Ｅ ′
ｒのコンダクタンス特性ないし容量によって選択的なレ
ーザー拡散によって変化させられた抵抗値に従った記憶
情報を取り出すことができるという効果が得られる。
（３）上記レーザー拡散技術を用いるごとによって、ポ
リシリコン屓を利用したヒユーズ手段の選択的な溶断を
利用した記憶回路を用いる場合に比べて、溶断電流を供
給するための多数の電極が不要となるので、高集積化を
図ることができるという効果が得られる。
リシリコン屓を利用したヒユーズ手段の選択的な溶断を
利用した記憶回路を用いる場合に比べて、溶断電流を供
給するための多数の電極が不要となるので、高集積化を
図ることができるという効果が得られる。
（４）レーザー拡散技術によって抵抗値が変化さ・ｌら
れるポリシリコン抵抗が回路の接地電位側に設りたイン
バータ回路と、ＣＭＯＳインバータ回路とをラッチ形態
とすることによって、両インバータ回路には直流電流が
流れないから低消費電力の記憶回路を得ることができる
という効果がｊ７られる。
れるポリシリコン抵抗が回路の接地電位側に設りたイン
バータ回路と、ＣＭＯＳインバータ回路とをラッチ形態
とすることによって、両インバータ回路には直流電流が
流れないから低消費電力の記憶回路を得ることができる
という効果がｊ７られる。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、電源電圧とし
て負の電圧を用いる場合には、ＭＯ３ＦＥＴＱＩ、Ｑ２
及びＭＯ３ＦＥＴＱ４の導電型をそれぞれ逆に構成すれ
ばよい。
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、電源電圧とし
て負の電圧を用いる場合には、ＭＯ３ＦＥＴＱＩ、Ｑ２
及びＭＯ３ＦＥＴＱ４の導電型をそれぞれ逆に構成すれ
ばよい。
また、上記のような欠陥ビットの救済のためのアドレス
コンベアを構成する比較回路は、排他的論理和機能を持
つ０Ｍ０５回路を用いるもの等種々の実施形態を採るこ
とができるものである。
コンベアを構成する比較回路は、排他的論理和機能を持
つ０Ｍ０５回路を用いるもの等種々の実施形態を採るこ
とができるものである。
以上の説明では主として本願発明者によってなされた発
明をその背景となった技術分野であるグイナミソク型Ｒ
ＡＭにおける欠陥ビット救済のためのアドレスコンベア
に適用した場合について説明したが、これに限定される
ものではなく、この発明は、予備回路を設けておいて不
良回路があったとき予備回路への切り換え信号等を形成
する回路を含む半導体集積回路装置に広く利用できるも
のである。
明をその背景となった技術分野であるグイナミソク型Ｒ
ＡＭにおける欠陥ビット救済のためのアドレスコンベア
に適用した場合について説明したが、これに限定される
ものではなく、この発明は、予備回路を設けておいて不
良回路があったとき予備回路への切り換え信号等を形成
する回路を含む半導体集積回路装置に広く利用できるも
のである。
第１図は、この発明に先立って開発された不良アドレス
記憶回路の一例を示す回路図、第２図は、この発明を欠
陥ビ・ノドの救済のためのアドレスコンベアに通用した
場合の一実施例を示す回路図、 第３図は、この発明の他の一実施例を示す記憶回路の回
路図である。 ゝ ） ・ 第 □ エム 第 ２ 図 、２ ＪＴ ゴ５ 第 ３ 図 ノ２ ２ ｃｃ θ〃
記憶回路の一例を示す回路図、第２図は、この発明を欠
陥ビ・ノドの救済のためのアドレスコンベアに通用した
場合の一実施例を示す回路図、 第３図は、この発明の他の一実施例を示す記憶回路の回
路図である。 ゝ ） ・ 第 □ エム 第 ２ 図 、２ ＪＴ ゴ５ 第 ３ 図 ノ２ ２ ｃｃ θ〃
Claims (1)
- 【特許請求の範囲】 １、両側に不純物が導入され、その中間部に選択的にレ
ーザー光線を照射して不純物領域を形成することによっ
て抵抗値が変化させられるポリシリコン層によって構成
され、回路の接地電位側に設けられた負荷手段と第１導
電型のＭＯＳＦＥＴとで構成された第１のインバータ回
路と、ＣＭＯ３回路により構成された第２のインバータ
回路とを含み、上記第１．第２のインバータ回路の入力
端子と出力端子とが交差結線されたランチ回路を具備す
ることを特徴とする半導体集積回路装置。 ２、上記第１のインバータ回路におりる第１導電型のＭ
ＯＳＦＥＴのコンダクタンス特性は、第２のインバータ
回路における第１導電型ＭＯ５ＦＥＴのコンダクタンス
特性に比べて大きく設定されるものであることを特徴と
する特許請求の範囲第１項記載の半導体集積回路装置。 ３、上記第１のインバータ回路の入力容量は、第２のイ
ンバータの入力容量より大きく設定されるものであるこ
とを特徴とする特許請求の範囲第１又は第２項記載の半
導体集積回路装置。 ４、上記第２のインバータ回路の出力端子と回路の接地
電位点との間には、上記ポリシリコン層で構成され、レ
ーザー光線が照射されない高抵抗手段が設けられるもの
であることを特徴とする特許請求の範囲第１、第２又は
第３項記載の半導体集積回路装置。 。 ５、上記半導体集積回路装置は、ダイナミック型ＲＡＭ
を構成し、上記第１のインバータ回路を構成するポリシ
リコン層には欠陥メモリセルのアドレスに従ってレーザ
ー光線が選択的に照射されることよって、その不良アド
レスが書込まれるものであることを特徴する特許請求の
範囲第ｌ、第２、第３又は第４項記載の半導体集積回路
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58186767A JPS6079595A (ja) | 1983-10-07 | 1983-10-07 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58186767A JPS6079595A (ja) | 1983-10-07 | 1983-10-07 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6079595A true JPS6079595A (ja) | 1985-05-07 |
Family
ID=16194272
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58186767A Pending JPS6079595A (ja) | 1983-10-07 | 1983-10-07 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6079595A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH038493A (ja) * | 1989-06-06 | 1991-01-16 | Zenkoku Nogyo Kyodo Kumiai Rengokai | 濾材及び濾材を用いた汚水の処理方法 |
-
1983
- 1983-10-07 JP JP58186767A patent/JPS6079595A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH038493A (ja) * | 1989-06-06 | 1991-01-16 | Zenkoku Nogyo Kyodo Kumiai Rengokai | 濾材及び濾材を用いた汚水の処理方法 |
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