JPS6080282A - 化合物半導体素子およびその製造方法 - Google Patents
化合物半導体素子およびその製造方法Info
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- JPS6080282A JPS6080282A JP58189071A JP18907183A JPS6080282A JP S6080282 A JPS6080282 A JP S6080282A JP 58189071 A JP58189071 A JP 58189071A JP 18907183 A JP18907183 A JP 18907183A JP S6080282 A JPS6080282 A JP S6080282A
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
- H10F30/00—Individual radiation-sensitive semiconductor devices in which radiation controls the flow of current through the devices, e.g. photodetectors
- H10F30/20—Individual radiation-sensitive semiconductor devices in which radiation controls the flow of current through the devices, e.g. photodetectors the devices having potential barriers, e.g. phototransistors
- H10F30/21—Individual radiation-sensitive semiconductor devices in which radiation controls the flow of current through the devices, e.g. photodetectors the devices having potential barriers, e.g. phototransistors the devices being sensitive to infrared, visible or ultraviolet radiation
- H10F30/22—Individual radiation-sensitive semiconductor devices in which radiation controls the flow of current through the devices, e.g. photodetectors the devices having potential barriers, e.g. phototransistors the devices being sensitive to infrared, visible or ultraviolet radiation the devices having only one potential barrier, e.g. photodiodes
- H10F30/223—Individual radiation-sensitive semiconductor devices in which radiation controls the flow of current through the devices, e.g. photodetectors the devices having potential barriers, e.g. phototransistors the devices being sensitive to infrared, visible or ultraviolet radiation the devices having only one potential barrier, e.g. photodiodes the potential barrier being a PIN barrier
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は半導体へテロ接合を有するＰＩＮフォトダイオ
ードなどの化合物半導体素子およびその製造方法に関す
る。
ードなどの化合物半導体素子およびその製造方法に関す
る。
従来例の構成とその問題点
１．０〜１．７１１ｎＬ帯（長波長帯）の光フアイバ通
信は、高純度光ファイバがこの波長帯域で低分散・低損
失の特性を示すため注目されている。この長波長帯域に
おける受光素子として現在Ｇｅ−ＰＩＮフォトダイオー
ド、 Ｇｅ−アバランシェフォトダイオード（Ｇｅ−Ａ
ＰＤ）などが用いられているが、０．８μフル帯の光フ
アイバ通信で用いられている５ｉ−ＰＩＮフォトダイオ
ードや５ｔ−ＡＰＤに比べ暗電流が大きい、温度特性が
悪いなどの欠点があり、長波長帯域でＳｔ に匹敵する
特性をもった受光素子の開発が望まれていた０そこでＧ
ｅにかわる材料として化合物半導体を用いたＩ ｎＧａ
ＡｓあるいはＩｎＧａＡｓＰのＰＩＮフォトダイオード
あるいはＡＰＤの開発が行なわれている。
信は、高純度光ファイバがこの波長帯域で低分散・低損
失の特性を示すため注目されている。この長波長帯域に
おける受光素子として現在Ｇｅ−ＰＩＮフォトダイオー
ド、 Ｇｅ−アバランシェフォトダイオード（Ｇｅ−Ａ
ＰＤ）などが用いられているが、０．８μフル帯の光フ
アイバ通信で用いられている５ｉ−ＰＩＮフォトダイオ
ードや５ｔ−ＡＰＤに比べ暗電流が大きい、温度特性が
悪いなどの欠点があり、長波長帯域でＳｔ に匹敵する
特性をもった受光素子の開発が望まれていた０そこでＧ
ｅにかわる材料として化合物半導体を用いたＩ ｎＧａ
ＡｓあるいはＩｎＧａＡｓＰのＰＩＮフォトダイオード
あるいはＡＰＤの開発が行なわれている。
第１図に従来のＩ ｎＧａＡｓ ／ Ｉ ｎＰ拡散型ブ
レーナＰＩＮフォトダイオードの断面構造を示す。第１
図において１は高濃度ｎ＋型ＩｎＰ基板、２は低濃度ｎ
−型ＩｎＰエピタキシャル層でキャリア密度は５ Ｘ
１０１５ｃｍ ６．３は低濃度ｎ−型Ｉ ｎ ｏ、５３
Ｇａ ０．４７Ａ８工ピタキシヤル層でキャリア密度は
５Ｘ１０ｃｍ。
レーナＰＩＮフォトダイオードの断面構造を示す。第１
図において１は高濃度ｎ＋型ＩｎＰ基板、２は低濃度ｎ
−型ＩｎＰエピタキシャル層でキャリア密度は５ Ｘ
１０１５ｃｍ ６．３は低濃度ｎ−型Ｉ ｎ ｏ、５３
Ｇａ ０．４７Ａ８工ピタキシヤル層でキャリア密度は
５Ｘ１０ｃｍ。
４はＺ≧を拡散した高濃度Ｐ＋型Ｉ ｎ ｏ、５ｓＧａ
ｏ、４ｙＡ８層である。５はＰ＋型ＩｎＧａＡｓ 層
４にオーミック接触する電極でＡｕ−Ｚｎの蒸着膜、６
はｎ＋型ＩｎＰ基板１にオーミック接触する電極でＡｕ
−８ｎの蒸着膜、７はＩｎＧａＡｓのＰ−−ｎ−接合の
保護膜を兼ねた無反射コーテイング膜でプラズマＣＶＤ
法により堆積したＳｉ３Ｎ４膜である。Ａは受光部であ
る。この構造において、ｎ−型ＩｎＧａＡｓ層３とＰ＋
型Ｉ ｎＧａＡｓ層４との接合の表面すなわち５１３Ｎ
４膜７との界面でリーク電流が発生し、暗電流が大きく
なってしまう。第１図の構造で、直径３００μηＬのＰ
ＩＮフォトダイオードの場合、暗電流は逆バイアスが５
ｖのとき数１０μＡと大きい。Ｓｉ３Ｎ４膜７を除去す
ると、暗電流は逆バイアス５■のとき１ｏｏ＃Ａ程度と
小さくなるが表面に保護膜が無い状態であるので素子の
信頼性が問題となる。
ｏ、４ｙＡ８層である。５はＰ＋型ＩｎＧａＡｓ 層
４にオーミック接触する電極でＡｕ−Ｚｎの蒸着膜、６
はｎ＋型ＩｎＰ基板１にオーミック接触する電極でＡｕ
−８ｎの蒸着膜、７はＩｎＧａＡｓのＰ−−ｎ−接合の
保護膜を兼ねた無反射コーテイング膜でプラズマＣＶＤ
法により堆積したＳｉ３Ｎ４膜である。Ａは受光部であ
る。この構造において、ｎ−型ＩｎＧａＡｓ層３とＰ＋
型Ｉ ｎＧａＡｓ層４との接合の表面すなわち５１３Ｎ
４膜７との界面でリーク電流が発生し、暗電流が大きく
なってしまう。第１図の構造で、直径３００μηＬのＰ
ＩＮフォトダイオードの場合、暗電流は逆バイアスが５
ｖのとき数１０μＡと大きい。Ｓｉ３Ｎ４膜７を除去す
ると、暗電流は逆バイアス５■のとき１ｏｏ＃Ａ程度と
小さくなるが表面に保護膜が無い状態であるので素子の
信頼性が問題となる。
発明の目的
本発明は、このような従来のＩ ｎＧａＡｓ ／Ｉ ｎ
Ｐ −ＰＩＮフォトダイオードにおける問題点を解決す
るためになされたもので、表面保護膜が形成された状態
でもなおかつ低暗電流のＩｎＧａ八ｓ／へｎＰ −ＰＩ
Ｎフォトダイオードを提供することを目的としている。
Ｐ −ＰＩＮフォトダイオードにおける問題点を解決す
るためになされたもので、表面保護膜が形成された状態
でもなおかつ低暗電流のＩｎＧａ八ｓ／へｎＰ −ＰＩ
Ｎフォトダイオードを提供することを目的としている。
発明の構成
本発明はＩｎＰ基板上に第１導電形のＩｎＰ層とさらに
その上に台形状の第１導電形のＩｎＧａＡｓあるいはＩ
ｎＧａＡｓ Ｐ層を有し、上記第１導電形のＩｎＧａ
ＡＢあるいはＩ ｎＧａＡｓ Ｐ層の表面および台形の
斜面全体に第２導電形の拡散層を有する構成すなわちＩ
ｎＧａＡｓあるいはＩ ｎＧａＡｓ Ｐ層の表面にｐ−
ｎ接合がない構成にすることにより、表面でのリーク電
流を低減し、暗電流を飛躍的に低くするものである。
その上に台形状の第１導電形のＩｎＧａＡｓあるいはＩ
ｎＧａＡｓ Ｐ層を有し、上記第１導電形のＩｎＧａ
ＡＢあるいはＩ ｎＧａＡｓ Ｐ層の表面および台形の
斜面全体に第２導電形の拡散層を有する構成すなわちＩ
ｎＧａＡｓあるいはＩ ｎＧａＡｓ Ｐ層の表面にｐ−
ｎ接合がない構成にすることにより、表面でのリーク電
流を低減し、暗電流を飛躍的に低くするものである。
実施例の説明
以下本発明の一実施例について説明する。第２図にその
構造を示す。同図において１１はｎ懺ＩｎＰ基板、１２
はｎ−型ＩｎＰエヒリキシャル層でキャリア密度および
膜厚はたとえば５ Ｘ １０１５ａｎ ”および２１１
？ｎである０１３はｎ−型Ｉ ｎ ｏ、ｓｓ Ｇａ ０
．４７ＡＢ工ビタキソヤル層で第２図に示すように台形
状に形成されておりキャリア密度および膜厚はたとえば
５ Ｘ １０１５ｃｍ□３および２μηｌである。１４
は台形状ｎ−型ＩｎＧａＡｓ １３の台形状の傾斜部を
含む表面をすべておおうようにたとえばＺｎを拡散した
Ｐ型ＩｎＧａＡｓ層で、拡散深さはたとえば１μｍであ
る。１５はｎ−型ＩｎＧａＡｓ層１３の周辺部のｉ−型
１ｎＰ層１２の表面にたとえばｚｎを拡散した戸型Ｉｎ
Ｐ層である。１６および１７はそれぞれ１型ＩｎＧａＡ
ｓ層１４およびｎ＋型ＩｎＰ基板１１にオーミック接触
をとるだめの金属で、たとえばそれぞれＡｕ −Ｚｎお
よびＡｕ−８ｎの蒸着膜である。
構造を示す。同図において１１はｎ懺ＩｎＰ基板、１２
はｎ−型ＩｎＰエヒリキシャル層でキャリア密度および
膜厚はたとえば５ Ｘ １０１５ａｎ ”および２１１
？ｎである０１３はｎ−型Ｉ ｎ ｏ、ｓｓ Ｇａ ０
．４７ＡＢ工ビタキソヤル層で第２図に示すように台形
状に形成されておりキャリア密度および膜厚はたとえば
５ Ｘ １０１５ｃｍ□３および２μηｌである。１４
は台形状ｎ−型ＩｎＧａＡｓ １３の台形状の傾斜部を
含む表面をすべておおうようにたとえばＺｎを拡散した
Ｐ型ＩｎＧａＡｓ層で、拡散深さはたとえば１μｍであ
る。１５はｎ−型ＩｎＧａＡｓ層１３の周辺部のｉ−型
１ｎＰ層１２の表面にたとえばｚｎを拡散した戸型Ｉｎ
Ｐ層である。１６および１７はそれぞれ１型ＩｎＧａＡ
ｓ層１４およびｎ＋型ＩｎＰ基板１１にオーミック接触
をとるだめの金属で、たとえばそれぞれＡｕ −Ｚｎお
よびＡｕ−８ｎの蒸着膜である。
ＰＩＮフォトダイオードの受光部はＢであり、入射した
光はｎ−および１型ＩｎＧａＡｓ 層１３および１４で
吸収される。１８は受光部Ｂでは無反射コーテイング膜
となりｎ−型ＩｎＰ層１２とＰ小型ＩｎＰ基板上との接
合表面では表面保護膜となるたとえば８１３ Ｎ４膜で
ある。
光はｎ−および１型ＩｎＧａＡｓ 層１３および１４で
吸収される。１８は受光部Ｂでは無反射コーテイング膜
となりｎ−型ＩｎＰ層１２とＰ小型ＩｎＰ基板上との接
合表面では表面保護膜となるたとえば８１３ Ｎ４膜で
ある。
この本発明の一実施例の％徴とするところは、以下に示
すとおりである。
すとおりである。
（１）ｎ−型ＩｎＧａＡｓ層１３と１型ＩｎＧａＡｓ層
１４との接合が表面に露出せず、ｎ−型ＩｎＰ層１２と
Ｐ＋型ＩｎＰ層１５との接合が表面に露出する構造をと
っているため表面リーク電流が少ない。
１４との接合が表面に露出せず、ｎ−型ＩｎＰ層１２と
Ｐ＋型ＩｎＰ層１５との接合が表面に露出する構造をと
っているため表面リーク電流が少ない。
本発明者の実験によると、従来例に示した構造のＰＩＮ
フォトダイオードの暗電流はｐ−ｎ接合の周辺長に比例
する結果が得られている（第３図）。したがって従来の
ＰＩＮフォトダイオードではＩｎＧａＡｓの接合表面で
のリーク電流が大きかった。一方、ＩｎＰのＰ−ｎ接合
ダイオードを試作してみると、直径３００ ｐｒｎφ
の場合６ｖバイアス時でのリーク電流は１ ｎＡ以下で
あった。よって、ＩｎＰ接合表面のリーク電流はＩｎＧ
ａＡｓ接合表面のリーク電流に比べてはるかに小さいこ
とがわかる。これは、表面リーク電流が真性キャリア密
度ｎ、に比例しているためであると考えられる。すなわ
ち、ＩｎＧａＡｇおよびＩｎＰの真性キャリア密度はそ
れぞれ５ｉ Ｘ１０”ｃｒｎ−３および２ Ｘ １０７
ｃｍ−３であることによるものであると考えられる。ち
なみにｎ−型ＩｎＰ層１２および戸型ＩｎＰ層１６のＩ
ｎＰのかわりに、Ｉｎ、Ｇａ１−ｘＡｓｌ、Ｐ、を用い
た場合、ｘ、ｙの組成によって真性キャリア密度ｎｉが
異なるが、たとえばＩｎＰに格子整合するｘ−０，７３
、ｙ＝０．３７の組成をとると、 ｎ、＝２．２×１ｏ１０ｃｒｎ−３であるので、ＩｎＧ
ａＡｓのｎ、よりも小さく、表面リーク電流を少なくす
ることができる。すなわちｎ−およびＰ＋型ＩｎＧａＡ
ｓ層１３および１４のＩｎＧａＡ３のかわシに工ｎｘ／
Ｇｄ１−ｘｌＡＳ１−ｙ／Ｐｙｌを用いｎ−およびＰ＋
型ＩｎＰ層のかわりにＩｎｘＧａ１−ｘＡｓｌ、Ｐｙを
用い、ＩｎｘＧａ１−ｘＡｇｌ−ｙＰｙの組成がＩｎｘ
ＺＧａｌ、、ｚ／ＡＳ１−ｙｌＰｙｌの組成よりもＩｎ
Ｐに近ければＩｎｘＧａ １ｘＡｓ １ｙＰｙの真性キ
ャリア密度はＩ ｎ ｘ ｔＧａ １−ｘｔ Ａｓ １
ｙｔ Ｐ ｙｔよりも小さくなるので、Ｉ ｎ ｘ ｔ
Ｇａｌ−ｘｔＡｓｌ、ｔＰｙｔの表面にＰ−ｎ接合を有
するフォトダイオードよりも低暗電流となる。
フォトダイオードの暗電流はｐ−ｎ接合の周辺長に比例
する結果が得られている（第３図）。したがって従来の
ＰＩＮフォトダイオードではＩｎＧａＡｓの接合表面で
のリーク電流が大きかった。一方、ＩｎＰのＰ−ｎ接合
ダイオードを試作してみると、直径３００ ｐｒｎφ
の場合６ｖバイアス時でのリーク電流は１ ｎＡ以下で
あった。よって、ＩｎＰ接合表面のリーク電流はＩｎＧ
ａＡｓ接合表面のリーク電流に比べてはるかに小さいこ
とがわかる。これは、表面リーク電流が真性キャリア密
度ｎ、に比例しているためであると考えられる。すなわ
ち、ＩｎＧａＡｇおよびＩｎＰの真性キャリア密度はそ
れぞれ５ｉ Ｘ１０”ｃｒｎ−３および２ Ｘ １０７
ｃｍ−３であることによるものであると考えられる。ち
なみにｎ−型ＩｎＰ層１２および戸型ＩｎＰ層１６のＩ
ｎＰのかわりに、Ｉｎ、Ｇａ１−ｘＡｓｌ、Ｐ、を用い
た場合、ｘ、ｙの組成によって真性キャリア密度ｎｉが
異なるが、たとえばＩｎＰに格子整合するｘ−０，７３
、ｙ＝０．３７の組成をとると、 ｎ、＝２．２×１ｏ１０ｃｒｎ−３であるので、ＩｎＧ
ａＡｓのｎ、よりも小さく、表面リーク電流を少なくす
ることができる。すなわちｎ−およびＰ＋型ＩｎＧａＡ
ｓ層１３および１４のＩｎＧａＡ３のかわシに工ｎｘ／
Ｇｄ１−ｘｌＡＳ１−ｙ／Ｐｙｌを用いｎ−およびＰ＋
型ＩｎＰ層のかわりにＩｎｘＧａ１−ｘＡｓｌ、Ｐｙを
用い、ＩｎｘＧａ１−ｘＡｇｌ−ｙＰｙの組成がＩｎｘ
ＺＧａｌ、、ｚ／ＡＳ１−ｙｌＰｙｌの組成よりもＩｎ
Ｐに近ければＩｎｘＧａ １ｘＡｓ １ｙＰｙの真性キ
ャリア密度はＩ ｎ ｘ ｔＧａ １−ｘｔ Ａｓ １
ｙｔ Ｐ ｙｔよりも小さくなるので、Ｉ ｎ ｘ ｔ
Ｇａｌ−ｘｔＡｓｌ、ｔＰｙｔの表面にＰ−ｎ接合を有
するフォトダイオードよりも低暗電流となる。
（２）ｎ−型ＩｎＧａＡｓ層１３と１型ＩｎＧａＡｓ
層１４との接合面の形状が凹型になっている。従来例で
は、Ｐ＋型ＩｎＧａＡｓ層４の周囲の曲率部において電
界集中が起こるが、本発明では逆バイアス時には空乏層
はｎ−型ＩｎＧａＡｓ層１３の内部およびｎ−型ＩｎＰ
層１２に広がるが、接合面が凹型になっているので電界
集中が起こらない。
層１４との接合面の形状が凹型になっている。従来例で
は、Ｐ＋型ＩｎＧａＡｓ層４の周囲の曲率部において電
界集中が起こるが、本発明では逆バイアス時には空乏層
はｎ−型ＩｎＧａＡｓ層１３の内部およびｎ−型ＩｎＰ
層１２に広がるが、接合面が凹型になっているので電界
集中が起こらない。
ＩｎＧａＡｓのＰ−ｎ接合においては３．）ｉ、ｐｏｒ
ｒｅｓｔ９報告（ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ’Ｑ
ｕａｎｔｕｍｅｌｅｃｔｒｏｎｉｃｓ ＶｏムＱＥ−１
７、Ａ ２ Ｆｅｂｒｕａｒｙ１９８１ 、ｐｐ＋２１
７〜２２６）にあるようにトンネル電流が流れやすいが
、本発明においては電界集中が起こらないのでトンネル
電流によるリーク電流を少なくすることができる。
ｒｅｓｔ９報告（ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ’Ｑ
ｕａｎｔｕｍｅｌｅｃｔｒｏｎｉｃｓ ＶｏムＱＥ−１
７、Ａ ２ Ｆｅｂｒｕａｒｙ１９８１ 、ｐｐ＋２１
７〜２２６）にあるようにトンネル電流が流れやすいが
、本発明においては電界集中が起こらないのでトンネル
電流によるリーク電流を少なくすることができる。
（３）Ｐ＋型ＩｎＰ層１５とｎ−型ＩｎＰ層１２りの接
合が保護ダイオードの役割を果たす。すなわち戸型Ｉｎ
Ｐ層１５が曲率部を有しており、電界集中はこの曲率部
で起こる。また、Ｐ＋型ＩｎＰ層１６とｎ＋型ＩｎＰ基
板１１との間が最も接近しており、逆バイアス時に戸型
ＩｎＰ層１５とｎ−型ＩｎＰ層１２との界面の電界強度
が最も高くなる。よって戸型ＩｎＰ層１５とｎ−型Ｉｎ
Ｐ層１２との界面でアバランシェブレークダウンを起こ
しやすく、戸型１ｎＧａＡｓ層１４とｎ−型ＩｎＧａＡ
ｓ層１３との界面ではブレークダウンを起こしにくい構
造になっており、ＩｎＰのＰ−ｎ接合に比べてブレーク
ダウンに対して弱いＩｎＧａＡｓのＰ−ｎ接合は保護さ
れる。
合が保護ダイオードの役割を果たす。すなわち戸型Ｉｎ
Ｐ層１５が曲率部を有しており、電界集中はこの曲率部
で起こる。また、Ｐ＋型ＩｎＰ層１６とｎ＋型ＩｎＰ基
板１１との間が最も接近しており、逆バイアス時に戸型
ＩｎＰ層１５とｎ−型ＩｎＰ層１２との界面の電界強度
が最も高くなる。よって戸型ＩｎＰ層１５とｎ−型Ｉｎ
Ｐ層１２との界面でアバランシェブレークダウンを起こ
しやすく、戸型１ｎＧａＡｓ層１４とｎ−型ＩｎＧａＡ
ｓ層１３との界面ではブレークダウンを起こしにくい構
造になっており、ＩｎＰのＰ−ｎ接合に比べてブレーク
ダウンに対して弱いＩｎＧａＡｓのＰ−ｎ接合は保護さ
れる。
（４）表面保護膜が形成されている。従来例の説明でも
述べたように、ＩｎＧａＡｓのＰ−ｎ接合表面に表面保
護膜を形成するとリーク電流が増加するが、本発明では
ＩｎＰの表面接合であり、表面保護膜を形成した場合Ｉ
ｎｆ、４ａＡｓの表面接合上に形成するよシもはるかに
小さなリーク電流である。我々の実験によればＩｎＰの
Ｐ−ｎ接合の表面保護膜としてプラズマＣＶＤ法により
形成したＳｉ３Ｎ４膜を用いた場合直径３００μ７ノ？
φの素子で逆バイアス電圧６ｖで１ｈＡ以下と小さいリ
ーク電流値が得られている。
述べたように、ＩｎＧａＡｓのＰ−ｎ接合表面に表面保
護膜を形成するとリーク電流が増加するが、本発明では
ＩｎＰの表面接合であり、表面保護膜を形成した場合Ｉ
ｎｆ、４ａＡｓの表面接合上に形成するよシもはるかに
小さなリーク電流である。我々の実験によればＩｎＰの
Ｐ−ｎ接合の表面保護膜としてプラズマＣＶＤ法により
形成したＳｉ３Ｎ４膜を用いた場合直径３００μ７ノ？
φの素子で逆バイアス電圧６ｖで１ｈＡ以下と小さいリ
ーク電流値が得られている。
以上が本発明の特徴であり、直径３００μ２＋１φの素
子を上記実施例の構造で試作した結果、逆バイアス電圧
１０Ｖで１ ｎＡと従来の素子に比べ２桁〜６桁小さな
暗電流を実現することができた。
子を上記実施例の構造で試作した結果、逆バイアス電圧
１０Ｖで１ ｎＡと従来の素子に比べ２桁〜６桁小さな
暗電流を実現することができた。
なお、上記本発明の一実施例では無反射コーテイング膜
とＰ−ｎ接合の表面保護膜とが同一の膜である場合につ
いて説明したが、これらの膜は異なる膜厚あるいは材質
たとえばＳ １０２膜などであってもよいことはもちろ
んである。
とＰ−ｎ接合の表面保護膜とが同一の膜である場合につ
いて説明したが、これらの膜は異なる膜厚あるいは材質
たとえばＳ １０２膜などであってもよいことはもちろ
んである。
次に本発明の一実施例のＰＩＮ７オトダイオードの製造
方法について説明する。工程の概略を第４図（ａ）〜（
ｄ）に示す。
方法について説明する。工程の概略を第４図（ａ）〜（
ｄ）に示す。
（ａ） ｎ＋型ＩｎＰ基板１１の表面にｎ−型ＩｎＰ層
１２（たとえばキャリア密度５Ｘ’１０ ｔｌｎ 、厚
さ２μｍ）、ｎ−型ＩｎＧａＡｓ層１３（たとえばキャ
リア密度５Ｘ１０ ｃｍ 、厚さ２μ？＋１）を順次た
とえば液相エピタキシャル成長法により形成する（第４
図（ａ））。このエピタキシャル成長は他の成長方法た
とえば気相成長（ＶＰＥ）法、ＭＯＣＶ Ｄ （Ｍｅ
ｔ ａ７−Ｏｒｇａｎ ｉ ｃ Ｃｈ ｅｍｉ ｃａ／
： Ｖａｐｏ’ｒＤｅｐｏｓｉｔｉｏｎ ）法、ＭＢＥ
法（ＭｏｌｅｃｕｌａｒＢｅａｍ Ｅｐｉｔａｘｙ）法
などであってもよい。
１２（たとえばキャリア密度５Ｘ’１０ ｔｌｎ 、厚
さ２μｍ）、ｎ−型ＩｎＧａＡｓ層１３（たとえばキャ
リア密度５Ｘ１０ ｃｍ 、厚さ２μ？＋１）を順次た
とえば液相エピタキシャル成長法により形成する（第４
図（ａ））。このエピタキシャル成長は他の成長方法た
とえば気相成長（ＶＰＥ）法、ＭＯＣＶ Ｄ （Ｍｅ
ｔ ａ７−Ｏｒｇａｎ ｉ ｃ Ｃｈ ｅｍｉ ｃａ／
： Ｖａｐｏ’ｒＤｅｐｏｓｉｔｉｏｎ ）法、ＭＢＥ
法（ＭｏｌｅｃｕｌａｒＢｅａｍ Ｅｐｉｔａｘｙ）法
などであってもよい。
（ｂ） 次にｎ−型ｌｎＧａＡｇ層１３を台形状にする
エツチングを行なう。このエツチングは、表面をテーパ
ー状にする、たとえば特願昭５８−１２５００１号に記
載した方法により行なうと、この後の工程における写真
食刻洗浄、保護膜の堆積等か表面がなめらかであるため
容易であるという利点があるＯｎ−型ＩｎＧａＡｇ層１
３を台形状にするエツチングは、他のエツチング方法た
とえばＳｉＯ２，Ｓｉ３Ｎ４膜などをマスクとして、Ｈ
２ＳＯ４とＨ２Ｏ２と一ρ との１ ：１ ：５の混合
液ＢｒとＣＨ３０Ｈとの混合液などのエツチング液でエ
ンチングする方法により行なってもよい。
エツチングを行なう。このエツチングは、表面をテーパ
ー状にする、たとえば特願昭５８−１２５００１号に記
載した方法により行なうと、この後の工程における写真
食刻洗浄、保護膜の堆積等か表面がなめらかであるため
容易であるという利点があるＯｎ−型ＩｎＧａＡｇ層１
３を台形状にするエツチングは、他のエツチング方法た
とえばＳｉＯ２，Ｓｉ３Ｎ４膜などをマスクとして、Ｈ
２ＳＯ４とＨ２Ｏ２と一ρ との１ ：１ ：５の混合
液ＢｒとＣＨ３０Ｈとの混合液などのエツチング液でエ
ンチングする方法により行なってもよい。
（Ｃ） 次に、ｎ−型ＩｎＧａＡｓ層１３の台形状の側
面を含む表面全体およびｎ−型ＩｎＧａＡｓ層１３の周
辺部のｎ−型ＩｎＰ層の表面にＰ型不純物を選択拡散し
、Ｐ＋型ＩｎＧａＡｓ層１４および戸型ＩｎＰ層１６を
形成する。このＰ型不純物の腎拡散はたとえばＳｉ３Ｎ
４膜を選択拡散のマスクとして封管法によりＺｎを１μ
ηｒ、の拡散深さに拡散する。この場合の拡散温度およ
び拡散時間は、それぞれＳＯＯ℃および３０分である。
面を含む表面全体およびｎ−型ＩｎＧａＡｓ層１３の周
辺部のｎ−型ＩｎＰ層の表面にＰ型不純物を選択拡散し
、Ｐ＋型ＩｎＧａＡｓ層１４および戸型ＩｎＰ層１６を
形成する。このＰ型不純物の腎拡散はたとえばＳｉ３Ｎ
４膜を選択拡散のマスクとして封管法によりＺｎを１μ
ηｒ、の拡散深さに拡散する。この場合の拡散温度およ
び拡散時間は、それぞれＳＯＯ℃および３０分である。
このＰ型不純物の選択拡散は他の方法たとえば封管法に
よるＣｄの拡散あるいはＺｎ 、 Ｃｄ、 Ｍｑ 。
よるＣｄの拡散あるいはＺｎ 、 Ｃｄ、 Ｍｑ 。
Ｂｅなどのイオン注入法などによってもよい。
（ｄ） 次にオーミック接触をとるだめの金属たとえば
、Ａｕ−Ｚｎ蒸着膜１６．へｕ−８ｎ蒸着膜１７を形成
する。Ａｕ−Ｚｎ蒸着膜１６およびＡｕ−８ｎ蒸着膜１
７は他の金属たとえばＡｕ 、 Ｎｉ 、 Ｃｒ 、
ＡｌＧｅ などオーミック接触が得られるものであれば
よい。
、Ａｕ−Ｚｎ蒸着膜１６．へｕ−８ｎ蒸着膜１７を形成
する。Ａｕ−Ｚｎ蒸着膜１６およびＡｕ−８ｎ蒸着膜１
７は他の金属たとえばＡｕ 、 Ｎｉ 、 Ｃｒ 、
ＡｌＧｅ などオーミック接触が得られるものであれば
よい。
最後に第２図のごとく表面保護膜１８を形成する０１８
は無反射コーテイング膜でもあり、たとえばプラズマＣ
ＶＤ法により８１３Ｎ４ 膜を１７５ｎｍの厚さに堆積
すると波長１．３μｔｌｉの光に対する無反射コーテイ
ング膜となる。１８はたとえばＣＶＤ法スパッタ蒸着法
などによって形成したＳ ｉ３Ｎ４膜でもよく、また８
１０２など他の材質のものであってもよい。また上記
実施例では、１８は表面保護膜と無反射コーテイング膜
とを兼用しているが、第２図のｎ−型ＩｎＰ層１２と戸
型１ｎＰ層１５との接合表面の保護膜と受光部１３の無
反射コーテイング膜とを異なる膜で形成してもよい。
は無反射コーテイング膜でもあり、たとえばプラズマＣ
ＶＤ法により８１３Ｎ４ 膜を１７５ｎｍの厚さに堆積
すると波長１．３μｔｌｉの光に対する無反射コーテイ
ング膜となる。１８はたとえばＣＶＤ法スパッタ蒸着法
などによって形成したＳ ｉ３Ｎ４膜でもよく、また８
１０２など他の材質のものであってもよい。また上記
実施例では、１８は表面保護膜と無反射コーテイング膜
とを兼用しているが、第２図のｎ−型ＩｎＰ層１２と戸
型１ｎＰ層１５との接合表面の保護膜と受光部１３の無
反射コーテイング膜とを異なる膜で形成してもよい。
上記本発明の一実施例および製造方法の説明においては
ｎ＋型ＩｎＰ基板１１に対するオーミック接触金属１７
は裏面に取り付けているが、表面から取シ出しても良い
ことはもちろんである。また、本発明は、半絶縁性Ｉｎ
Ｐ基板を用いた光ＩＣなどにも応用することが可能であ
り、オーεツク接触電極１７をｎ−型ＩｎＰ Ｊｒｌｌ
２の表面に取りイ」け、”ＷＩｎｐ基板１１のがわり
に半絶縁性１ｎＰ基板を用いることにより光ＩＣの中の
ＰＩＮフォトダイオードとして使用可能である。また、
上記実施例でＰ型とｎ型とか逆であってもよいことはも
ちろんである。
ｎ＋型ＩｎＰ基板１１に対するオーミック接触金属１７
は裏面に取り付けているが、表面から取シ出しても良い
ことはもちろんである。また、本発明は、半絶縁性Ｉｎ
Ｐ基板を用いた光ＩＣなどにも応用することが可能であ
り、オーεツク接触電極１７をｎ−型ＩｎＰ Ｊｒｌｌ
２の表面に取りイ」け、”ＷＩｎｐ基板１１のがわり
に半絶縁性１ｎＰ基板を用いることにより光ＩＣの中の
ＰＩＮフォトダイオードとして使用可能である。また、
上記実施例でＰ型とｎ型とか逆であってもよいことはも
ちろんである。
上記説明においてはＰ工Ｎフォトダイオードとして説明
したかＪ、Ｃ，Ｄｅ Ｊａｅｇｅｒ等のインパットダイ
オード（Ｉ Ｅ Ｅ Ｅ Ｔｉａｎｓａｃｔ １ｏｎｓ
ｏｎ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ、 ＶｏｔＥ
Ｄ−３０，Ａ ７Ｊｕｌｙ １９８３ 、 ｐｐ 、
７９０〜７９６ ）などの電気素子にも応用可能である
。
したかＪ、Ｃ，Ｄｅ Ｊａｅｇｅｒ等のインパットダイ
オード（Ｉ Ｅ Ｅ Ｅ Ｔｉａｎｓａｃｔ １ｏｎｓ
ｏｎ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ、 ＶｏｔＥ
Ｄ−３０，Ａ ７Ｊｕｌｙ １９８３ 、 ｐｐ 、
７９０〜７９６ ）などの電気素子にも応用可能である
。
発明の詳細
な説明したように本発明は長波長帯の受光素子として低
暗流かつ高信頼度の特性が得られ、長波長帯光フアイバ
通信の発展に大きく寄与するものである。
暗流かつ高信頼度の特性が得られ、長波長帯光フアイバ
通信の発展に大きく寄与するものである。
第１図は従来のＩｎＧａＡｓ ／ ＩｎＰ −Ｐ Ｉ
Ｎ ７ ）、トダイオードの構造断面図、第２図は本発
明の一実施例であるＩｎＧａＡｓ ／ ＩｎＰ −Ｐ
Ｉ Ｎ ７ ｔトダイオードの構造断面図、第３図は従
来例のＰＩＮフォトダイオードの暗電流と周辺長との関
係図、第４図（ａ）〜（ｄ）は本発明の一実施例である
ＩｎＧａＡｓ ／ＩｎＰ−ＰＩＮフォトダイオードの製
造工程断面図である。 １２−−−・−ｎ−型１ｎＰ層、１３−・−・−ｎ−型
ＩｎＧａＡ３層、１４・・・・・・Ｐ＋型ＩｎＧａＡｓ
層、１４・・・・・・Ｐ＋型ＩｎＰ層、１８・・・・・
・表面保護膜。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第２
図 第３図 従来ｆ１１ｖ ｐｌＮ７．ｔ）タイオード。 暗電流 Ｐ−先接合の周辺長（都す 第４図
Ｎ ７ ）、トダイオードの構造断面図、第２図は本発
明の一実施例であるＩｎＧａＡｓ ／ ＩｎＰ −Ｐ
Ｉ Ｎ ７ ｔトダイオードの構造断面図、第３図は従
来例のＰＩＮフォトダイオードの暗電流と周辺長との関
係図、第４図（ａ）〜（ｄ）は本発明の一実施例である
ＩｎＧａＡｓ ／ＩｎＰ−ＰＩＮフォトダイオードの製
造工程断面図である。 １２−−−・−ｎ−型１ｎＰ層、１３−・−・−ｎ−型
ＩｎＧａＡ３層、１４・・・・・・Ｐ＋型ＩｎＧａＡｓ
層、１４・・・・・・Ｐ＋型ＩｎＰ層、１８・・・・・
・表面保護膜。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第２
図 第３図 従来ｆ１１ｖ ｐｌＮ７．ｔ）タイオード。 暗電流 Ｐ−先接合の周辺長（都す 第４図
Claims (1)
- （１）第１導電形あるいは半絶縁性ＩｎＰ基板上に第１
導電形のＩｎＰあるいはＩｎｘＧａ１−３ｃＡｓ４．Ｐ
、層を有し、その上に第１導電形のＩｎＧａＡｓあるい
は上記第１導電形のＩｎｘＧａ１．Ａｓ１−７２７層よ
りも組成がＩｎＧａＡｓに近い台形状のＩ ｎｘ Ｂａ
１ｘｔ Ａｓ １−ｙｔ Ｐｙｔ層を有し、上記第１
導電形のＩｎＧａＡｓあるいはＩｎｘｔＧａｌ−、ｔＡ
ｇｌ−ｙｔＰｙｔ層の台形状の側面を含む表面全体およ
びその周囲の上記第１導電形のＩｎＰあるいはＩｎｘＧ
ａ１−ｘＡｓｌ−７２７層の表面に第２導電形の拡散層
が形成されていることを特徴とする化合物半導体素子。 （噂 第１導電形あるいは半絶縁性ＩｎＰ基板上に第１
導電形のＩｎＰあるいはＩｎ工Ｇａ１ 、Ａｓ１−７２
７層をエピタキシャル成長する工程、その上に第１導電
形のＩｎＧａＡｓあるいは上記Ｉｎ、Ｇａ１．Ａｓ１．
Ｐ、層よりも組成がＩ ｎＧａＡｓに近いＩ ｎｘ ｔ
Ｇａ １−ｘｔ Ａｓ １ ｙｔｐｙ／層をエピタキシ
ャル成長する工程、上記第１４電形のＩｎＧａＡｓある
いはＩ ｎ ｘ ｔＧａ １ｘ ｔ Ａ８１ｙ ｔ Ｐ
ｙ ／層を台形状にエツチングする工程、上記第１導電
形のＩｎＧａＡｓあるいはＩ ｎ ｘ ｒ Ｇａ １ｘ
ｔＡｓ １ ｙｔ Ｐ ｙｔ層の台形状の側面を含む
表面全体およびその周囲の上記第１導電形のＩｎＰある
いはＩｎｘＧａ１−ｘＡｓｌ、Ｐ。 層の表面から第２導電形の不純物を拡散する工程を含む
ことを特徴とする化合物半導体素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58189071A JPS6080282A (ja) | 1983-10-07 | 1983-10-07 | 化合物半導体素子およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58189071A JPS6080282A (ja) | 1983-10-07 | 1983-10-07 | 化合物半導体素子およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6080282A true JPS6080282A (ja) | 1985-05-08 |
Family
ID=16234814
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58189071A Pending JPS6080282A (ja) | 1983-10-07 | 1983-10-07 | 化合物半導体素子およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6080282A (ja) |
-
1983
- 1983-10-07 JP JP58189071A patent/JPS6080282A/ja active Pending
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