JPS6259907B2 - - Google Patents
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- JPS6259907B2 JPS6259907B2 JP57090802A JP9080282A JPS6259907B2 JP S6259907 B2 JPS6259907 B2 JP S6259907B2 JP 57090802 A JP57090802 A JP 57090802A JP 9080282 A JP9080282 A JP 9080282A JP S6259907 B2 JPS6259907 B2 JP S6259907B2
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- inp layer
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
- H10F30/00—Individual radiation-sensitive semiconductor devices in which radiation controls the flow of current through the devices, e.g. photodetectors
- H10F30/20—Individual radiation-sensitive semiconductor devices in which radiation controls the flow of current through the devices, e.g. photodetectors the devices having potential barriers, e.g. phototransistors
- H10F30/21—Individual radiation-sensitive semiconductor devices in which radiation controls the flow of current through the devices, e.g. photodetectors the devices having potential barriers, e.g. phototransistors the devices being sensitive to infrared, visible or ultraviolet radiation
- H10F30/22—Individual radiation-sensitive semiconductor devices in which radiation controls the flow of current through the devices, e.g. photodetectors the devices having potential barriers, e.g. phototransistors the devices being sensitive to infrared, visible or ultraviolet radiation the devices having only one potential barrier, e.g. photodiodes
- H10F30/225—Individual radiation-sensitive semiconductor devices in which radiation controls the flow of current through the devices, e.g. photodetectors the devices having potential barriers, e.g. phototransistors the devices being sensitive to infrared, visible or ultraviolet radiation the devices having only one potential barrier, e.g. photodiodes the potential barrier working in avalanche mode, e.g. avalanche photodiodes
- H10F30/2255—Individual radiation-sensitive semiconductor devices in which radiation controls the flow of current through the devices, e.g. photodetectors the devices having potential barriers, e.g. phototransistors the devices being sensitive to infrared, visible or ultraviolet radiation the devices having only one potential barrier, e.g. photodiodes the potential barrier working in avalanche mode, e.g. avalanche photodiodes in which the active layers form heterostructures, e.g. SAM structures
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- Light Receiving Elements (AREA)
Description
【発明の詳細な説明】
(a) 発明の技術分野
本発明は半導体受光装置の製造方法に係り、特
に−族結晶を用いたアバランシエ・フオトダ
イオード（APD）の製造方法に関する。
に−族結晶を用いたアバランシエ・フオトダ
イオード（APD）の製造方法に関する。
(b) 従来技術と問題点
従来APDを作成するにあたり、第１図に示す
如くInP基板１上に形成されたn-型InP層２表面
の受光部に相当する領域にシリコン（Si）イオン
を注入してｎ型InP層３を形成し、次いでベリリ
ユウム（Be）イオンを注入して上記ｎ型InP層３
上面に接する領域をp+型InP層４に形成する方法
が提唱されている。
如くInP基板１上に形成されたn-型InP層２表面
の受光部に相当する領域にシリコン（Si）イオン
を注入してｎ型InP層３を形成し、次いでベリリ
ユウム（Be）イオンを注入して上記ｎ型InP層３
上面に接する領域をp+型InP層４に形成する方法
が提唱されている。
この方法では上記ｎ型InP層３を形成するため
のSi注入深さが0.5〔μｍ〕程度であるため、ｐ
−ｎ接合を形成するためのBe注入深さを0.3〔μ
ｍ〕以下に抑えなければならない。しかしこのよ
うな浅い接合を再現性よく作ることは困難であ
る。また、受光部の接合形態がp+no -となるた
め、ブレークダウン時の電界強度が下がらず、従
つて正孔と電子のイオン化率比が大きくならず増
倍雑音を低減化できない。更にSiイオン注入部の
ｎ型濃度が１×1017〔cm-3〕近くまで上がるた
め、pn接合部で発生するトンネル電流が無視出
来なくなり、低雑音、高増倍率の素子が得られに
くい等の欠点を有している。
のSi注入深さが0.5〔μｍ〕程度であるため、ｐ
−ｎ接合を形成するためのBe注入深さを0.3〔μ
ｍ〕以下に抑えなければならない。しかしこのよ
うな浅い接合を再現性よく作ることは困難であ
る。また、受光部の接合形態がp+no -となるた
め、ブレークダウン時の電界強度が下がらず、従
つて正孔と電子のイオン化率比が大きくならず増
倍雑音を低減化できない。更にSiイオン注入部の
ｎ型濃度が１×1017〔cm-3〕近くまで上がるた
め、pn接合部で発生するトンネル電流が無視出
来なくなり、低雑音、高増倍率の素子が得られに
くい等の欠点を有している。
このような欠点を解消するには、第２図に示す
ようにInP基板１上にn-型InGaAsP層５を形成し
てこれを光吸収層とし、その上にn-型の第１の
InP層６、受光部のみに埋め込まれたｎ型の第２
のInP層７、n-型の第３のInP層８、p+型のInP層
４とが積層されてなる増倍領域を形成し、更に上
記p+型のInP層４の周囲にp+型のガードリング９
を形成すれば良いことは容易に類推し得る。
ようにInP基板１上にn-型InGaAsP層５を形成し
てこれを光吸収層とし、その上にn-型の第１の
InP層６、受光部のみに埋め込まれたｎ型の第２
のInP層７、n-型の第３のInP層８、p+型のInP層
４とが積層されてなる増倍領域を形成し、更に上
記p+型のInP層４の周囲にp+型のガードリング９
を形成すれば良いことは容易に類推し得る。
即ち上記構造とすれば、p+型InP層４とその下
層の第３のInP層８との接合近傍の空乏層は、第
３のInP層８がn-型であるため十分に拡がり、従
つてその部分の電界強度は弱められる。更にp+
型のInP層４直下部にはｎ型の第２のInP層７が
存在することにより、直下部に第１のInP層６の
みが存在するガードリング９直下部に比較して、
空乏層の拡がりが抑制される。その結果p+型InP
層４部の逆方向耐圧はガードリング９部のそれよ
りも低くなる。
層の第３のInP層８との接合近傍の空乏層は、第
３のInP層８がn-型であるため十分に拡がり、従
つてその部分の電界強度は弱められる。更にp+
型のInP層４直下部にはｎ型の第２のInP層７が
存在することにより、直下部に第１のInP層６の
みが存在するガードリング９直下部に比較して、
空乏層の拡がりが抑制される。その結果p+型InP
層４部の逆方向耐圧はガードリング９部のそれよ
りも低くなる。
従つて上記構造は、暗電流が少なく、十分な増
倍率を有し、且つ低雑音のAPDを製作するため
に望ましいものであるが、現実にかかる構造の
APDを作成することは必ずしも容易ではなく、
これの有効な製造方法の出現が望まれていた。
倍率を有し、且つ低雑音のAPDを製作するため
に望ましいものであるが、現実にかかる構造の
APDを作成することは必ずしも容易ではなく、
これの有効な製造方法の出現が望まれていた。
(c) 発明の目的
本発明の目的はInGaAsP系多元半導体層を光
吸収層、InPよりなる半導体層を増倍層とする
InP／InGaAsPよりなるAPDを製作するに際し、
ガードリング効果を有し、暗電流を低減し、受光
部での均一且つ高い増倍率を補償し、もつて
APD固有の増倍雑音を低減し得るAPD製造方法
を提供することにある。
吸収層、InPよりなる半導体層を増倍層とする
InP／InGaAsPよりなるAPDを製作するに際し、
ガードリング効果を有し、暗電流を低減し、受光
部での均一且つ高い増倍率を補償し、もつて
APD固有の増倍雑音を低減し得るAPD製造方法
を提供することにある。
(d) 発明の構成
本発明の特徴は、ｎ型InPよりなる半導体基板
上にｎ型InGaAsP系多元合金半導体層を成長せ
しめる工程と、該ｎ型InGaAsP系多元合金半導
体層上にn-型の第１のInP層を成長せしめる工程
と、該第１のInP層上に該第１のInP層よりｎ型
不純物を高濃度に含有する第２のInP層を所定の
パターンに従つて選択的に形成する工程と、該第
２のInP層上を含む前記第１のInP層上にｎ型不
純物を前記第２のInP層より低濃度に含有せる第
３のInP層を成長せしめる工程と、該第３のInP
層の前記第２のInP層に対応する位置にp+型領域
を形成する工程と、該p+型領域の周囲に該p+型
領域に接続する環状のp+型ガードリングを形成
する工程とを含むことにある。
上にｎ型InGaAsP系多元合金半導体層を成長せ
しめる工程と、該ｎ型InGaAsP系多元合金半導
体層上にn-型の第１のInP層を成長せしめる工程
と、該第１のInP層上に該第１のInP層よりｎ型
不純物を高濃度に含有する第２のInP層を所定の
パターンに従つて選択的に形成する工程と、該第
２のInP層上を含む前記第１のInP層上にｎ型不
純物を前記第２のInP層より低濃度に含有せる第
３のInP層を成長せしめる工程と、該第３のInP
層の前記第２のInP層に対応する位置にp+型領域
を形成する工程と、該p+型領域の周囲に該p+型
領域に接続する環状のp+型ガードリングを形成
する工程とを含むことにある。
(e) 発明の実施例
以下本発明の一実施例をその製造工程の順に第
３図〜第１０図の要部断面図により説明する。
３図〜第１０図の要部断面図により説明する。
まず第３図に示す如く、面方位（100）のn+型
InP基板１１上に液相エピタキシアル成長法によ
り、InPと格子整合のとれたn-型InGaAsP層１２
を凡そ２〔μｍ〕の厚さに成長させる。ここで
n-型InGaAsP層１２の不純物濃度は凡そ５×1015
〔cm-3〕とする。
InP基板１１上に液相エピタキシアル成長法によ
り、InPと格子整合のとれたn-型InGaAsP層１２
を凡そ２〔μｍ〕の厚さに成長させる。ここで
n-型InGaAsP層１２の不純物濃度は凡そ５×1015
〔cm-3〕とする。
次いで第４図に示すようにその上にn-型の第
１のInP層１３を約0.3〔μｍ〕の厚さに成長させ
る。これの不純物濃度は、凡そ５×1015〔cm-3〕
とする。
１のInP層１３を約0.3〔μｍ〕の厚さに成長させ
る。これの不純物濃度は、凡そ５×1015〔cm-3〕
とする。
次いで第５図に示すように、この第１のInP層
１３の上に、ｎ型不純物の錫（Sn）を凡そ3.0×
1016〔cm-3〕の濃度に含むｎ型の第２のInP層１４
を凡そ0.5〔μｍ〕成長させる。
１３の上に、ｎ型不純物の錫（Sn）を凡そ3.0×
1016〔cm-3〕の濃度に含むｎ型の第２のInP層１４
を凡そ0.5〔μｍ〕成長させる。
次いで第６図に示す如く、第２のInP層１４の
受光部形成領域表面にプラズマCVD法により選
択的に窒化シリコン（SiN）膜１５を形成し、こ
れをマスクとして上記第２のInP層１４の不要部
を除去する。
受光部形成領域表面にプラズマCVD法により選
択的に窒化シリコン（SiN）膜１５を形成し、こ
れをマスクとして上記第２のInP層１４の不要部
を除去する。
次いで第７図に示すように、上記マスク層とし
て用いたSiN膜１５を除去して、残留せず第２の
InP層１４を露出せしめ、次いでこの残留せる第
２のInP層１４表面を含む前記前記第１のInP層
１３上に、液相エピタキシアル成長法により不純
物濃度約５×1015〔cm-3〕のn-型の第３のInP層１
６を凡そ３〔μｍ〕の厚さに成長させる。本工程
において、固相成長前に露出せる第１及び第２の
InP層１３及び１４の表面を約0.1〔μｍ〕程メル
トバツクして、第３のInP層１６との界面を静浄
な状態にする。
て用いたSiN膜１５を除去して、残留せず第２の
InP層１４を露出せしめ、次いでこの残留せる第
２のInP層１４表面を含む前記前記第１のInP層
１３上に、液相エピタキシアル成長法により不純
物濃度約５×1015〔cm-3〕のn-型の第３のInP層１
６を凡そ３〔μｍ〕の厚さに成長させる。本工程
において、固相成長前に露出せる第１及び第２の
InP層１３及び１４の表面を約0.1〔μｍ〕程メル
トバツクして、第３のInP層１６との界面を静浄
な状態にする。
次いで第８図に示す如く、上記第３のInP層１
６上に所定のパターンに従つてレジスト膜１７を
形成し、これをマスクとしてイオン注入法により
Beイオンをn-型の第３のInP層１６表面に約５×
1015〔cm-3〕の濃度に注入する。ここで注入エネ
ルギは凡そ150〔keV〕とする。この後上記マス
クとして用いたレジスト膜１７を除去し、第３の
n-型InP層１６表面に燐シリケートガラス
（PSG）層（図示せず）を約2000〔Å〕の厚さに
形成し、次いで凡そ750〔℃〕の温度で加熱処理
を施して注入せるBeイオンを活性化し、p+型の
ガードリング１８を形成する。このあと上記PSG
層を除去する。
６上に所定のパターンに従つてレジスト膜１７を
形成し、これをマスクとしてイオン注入法により
Beイオンをn-型の第３のInP層１６表面に約５×
1015〔cm-3〕の濃度に注入する。ここで注入エネ
ルギは凡そ150〔keV〕とする。この後上記マス
クとして用いたレジスト膜１７を除去し、第３の
n-型InP層１６表面に燐シリケートガラス
（PSG）層（図示せず）を約2000〔Å〕の厚さに
形成し、次いで凡そ750〔℃〕の温度で加熱処理
を施して注入せるBeイオンを活性化し、p+型の
ガードリング１８を形成する。このあと上記PSG
層を除去する。
次いで第９図に見られる如く、プラズマCVD
法により、第３のn-型InP層１６表面の受光部形
成領域（前記第２のInP層１４の上層部）を開口
部１９とする窒化シリコン（Si3N4）膜２０を形成
し、これをマスクとしてカドミユウム（Cd）を
上記第３のn-型InP層１６の表面に、凡そ1.5〔μ
ｍ〕の深さに拡散させ、p+型InP層２１を形成す
る。
法により、第３のn-型InP層１６表面の受光部形
成領域（前記第２のInP層１４の上層部）を開口
部１９とする窒化シリコン（Si3N4）膜２０を形成
し、これをマスクとしてカドミユウム（Cd）を
上記第３のn-型InP層１６の表面に、凡そ1.5〔μ
ｍ〕の深さに拡散させ、p+型InP層２１を形成す
る。
次いで第１０図に示す如く、上記p+型InP層２
１の周囲のガードリング１８表面を除く他の領域
表面にプラズマCVD法により凡そ1500〔Å〕の
Si3N4膜２２を形成する。このSi3N4膜２２は完成
体においては反射防止膜として用いられる。
１の周囲のガードリング１８表面を除く他の領域
表面にプラズマCVD法により凡そ1500〔Å〕の
Si3N4膜２２を形成する。このSi3N4膜２２は完成
体においては反射防止膜として用いられる。
更に上記ガードリング１８表面にAuZnよりな
るｐ側電極２３を、またInP基板１背面にAuGe
よりなるｎ側電極２４を形成して本実施例の
APDが完成する。
るｐ側電極２３を、またInP基板１背面にAuGe
よりなるｎ側電極２４を形成して本実施例の
APDが完成する。
以上のようにして本実施例により得られた半導
体受光素子は、受光部の耐圧が凡そ110〔Ｖ〕で
あるのに対し、ガードリング１８部の耐圧はこれ
より約20〔Ｖ〕高くなる。
体受光素子は、受光部の耐圧が凡そ110〔Ｖ〕で
あるのに対し、ガードリング１８部の耐圧はこれ
より約20〔Ｖ〕高くなる。
即ち前述した如く本実施例により得られた半導
体受光素子は、p+型InP層２１とその下層の第３
のInP層１６との接合近傍の空乏層が、第３の
InP層１６がn-型であるめ十分に広がり、従つて
その部分の電界強度が弱められ、更にp+型InP層
２１直下部にはｎ型の第２のInP層１４が存在す
ることにより、第２のInP層１４が存在しないガ
ードリング９直下部に比較して、空乏層の拡がり
が抑制される。その結果p+型InP層２１部の逆方
向耐圧はガードリング９部のそれよりも低くな
る。
体受光素子は、p+型InP層２１とその下層の第３
のInP層１６との接合近傍の空乏層が、第３の
InP層１６がn-型であるめ十分に広がり、従つて
その部分の電界強度が弱められ、更にp+型InP層
２１直下部にはｎ型の第２のInP層１４が存在す
ることにより、第２のInP層１４が存在しないガ
ードリング９直下部に比較して、空乏層の拡がり
が抑制される。その結果p+型InP層２１部の逆方
向耐圧はガードリング９部のそれよりも低くな
る。
従つて本実施例によれば、暗電流が少なく、十
分な増倍率を有し、且つ低雑音のAPDを容易に
製作し得る。
分な増倍率を有し、且つ低雑音のAPDを容易に
製作し得る。
本発明を実施するに際し、第１〜第３のInP層
１３，１４，１６中のｎ型不純物濃度に留意する
ことが重要である。即ち第２のInP層１４のｎ型
不純物濃度を第１及び第３のInP層１３，１６の
ｎ型不純物濃度のいずれよりも大とすることが必
要である。
１３，１４，１６中のｎ型不純物濃度に留意する
ことが重要である。即ち第２のInP層１４のｎ型
不純物濃度を第１及び第３のInP層１３，１６の
ｎ型不純物濃度のいずれよりも大とすることが必
要である。
なお前記一実施例に示した第１〜第３のInP層
１３，１４，１６のｎ型不純物濃度の値は、本発
明を限定するものではなく、不純物濃度そのもの
は素子に要請される諸特性、例えば素子の逆方向
耐圧等を考慮して種々選択し得るものである。但
し、第３のInP層１６の不純物濃度は凡そ１×
1016〔cm-3〕以下とすることが必要で、この濃度
が高過ぎるとガードリングが十分な効果を発揮す
ることが出来ない。
１３，１４，１６のｎ型不純物濃度の値は、本発
明を限定するものではなく、不純物濃度そのもの
は素子に要請される諸特性、例えば素子の逆方向
耐圧等を考慮して種々選択し得るものである。但
し、第３のInP層１６の不純物濃度は凡そ１×
1016〔cm-3〕以下とすることが必要で、この濃度
が高過ぎるとガードリングが十分な効果を発揮す
ることが出来ない。
(f) 発明の効果
以上説明した如く本発明により、InGaAsP系
多元半導体層を光吸収層、InPよりなる半導体層
を増倍層とするInP／InGaAsPよりなるAPDを製
作するに際し、十分なガードリング効果を有し、
暗電流を低減し、受光部での均一且つ高い増倍率
を補償し、もつてAPD個有の増倍雑音を低減し
得るAPDの製造方法が提供される。
多元半導体層を光吸収層、InPよりなる半導体層
を増倍層とするInP／InGaAsPよりなるAPDを製
作するに際し、十分なガードリング効果を有し、
暗電流を低減し、受光部での均一且つ高い増倍率
を補償し、もつてAPD個有の増倍雑音を低減し
得るAPDの製造方法が提供される。
第１図は従来の半導体受光素子の製造方法を説
明するための要部断面図、第２図は本発明を説明
するための要部断面図、第３図〜第１０図は本発
明の一実施例を示す要部断面図である。 図において、１１はn+型InP基板、１２はn-型
InGaAsP層、１３，１４はn-型の第１及びｎ型
の第２のInP層、１５は窒化シリコン（Si3N4）
膜、１６はn-型の第３のInP層、１７はレジス
膜、１８はp+型のガードリング、２０及び２２
は窒化シリコン（Si3N4）膜、２１はp+型InP層、
２３はｐ側電極、２４はｎ側電極を示す。
明するための要部断面図、第２図は本発明を説明
するための要部断面図、第３図〜第１０図は本発
明の一実施例を示す要部断面図である。 図において、１１はn+型InP基板、１２はn-型
InGaAsP層、１３，１４はn-型の第１及びｎ型
の第２のInP層、１５は窒化シリコン（Si3N4）
膜、１６はn-型の第３のInP層、１７はレジス
膜、１８はp+型のガードリング、２０及び２２
は窒化シリコン（Si3N4）膜、２１はp+型InP層、
２３はｐ側電極、２４はｎ側電極を示す。
Claims (1)
- １ ｎ型InPよりなる半導体基板上にｎ型
InGaAsP系多元合金半導体層を成長せしめる工
程と、該ｎ型InGaAsP系多元合金半導体層上に
n-型の第１のInP層を成長せしめる工程と、該第
１のInP層上に該第１のInP層よりｎ型不純物を
高濃度に含有する第２のInP層を所定のパターン
に従つて選択的に形成する工程と、該第２のInP
層上を含む前記第１のInP層上にｎ型不純物を前
記第２のInP層より低濃度に含有せる第３のInP
層を成長せしめる工程と、該第３のInP層の前記
第２のInP層に対応する位置にp+型領域を形成す
る工程と、該p+型領域の周囲に該p+型領域に接
続する環状のp+型ガードリングを形成する工程
とを含むことを特徴とする半導体受光装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57090802A JPS58206178A (ja) | 1982-05-27 | 1982-05-27 | 半導体受光装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57090802A JPS58206178A (ja) | 1982-05-27 | 1982-05-27 | 半導体受光装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58206178A JPS58206178A (ja) | 1983-12-01 |
| JPS6259907B2 true JPS6259907B2 (ja) | 1987-12-14 |
Family
ID=14008715
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57090802A Granted JPS58206178A (ja) | 1982-05-27 | 1982-05-27 | 半導体受光装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58206178A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60173880A (ja) * | 1984-02-20 | 1985-09-07 | Nec Corp | 半導体受光素子およびその製造方法 |
| CA1280196C (en) * | 1987-07-17 | 1991-02-12 | Paul Perry Webb | Avanlanche photodiode |
-
1982
- 1982-05-27 JP JP57090802A patent/JPS58206178A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58206178A (ja) | 1983-12-01 |
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