JPS6082798U - デ−タ制御装置 - Google Patents

デ−タ制御装置

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JPS6082798U
JPS6082798U JP17311983U JP17311983U JPS6082798U JP S6082798 U JPS6082798 U JP S6082798U JP 17311983 U JP17311983 U JP 17311983U JP 17311983 U JP17311983 U JP 17311983U JP S6082798 U JPS6082798 U JP S6082798U
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JP
Japan
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data
terminal
memory
bidirectional buffer
output
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JP17311983U
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正昭 西浦
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Toshiba Corp
Original Assignee
Toshiba Corp
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【図面の簡単な説明】
第１図及び第２図は従来のデータ制御装置を示す回路図
、第３図は本考案のデータ制御装置に係る実施例を示す
回路図、第４図は第３図の動作を説明する波形図である
。 １１・・・・・・メモリ、１２・・・・・・タイミング
パルス発生回路、１３・・・・・・データバス双方向バ
ッファ、１５・・・・・・アク毛スタイミング双方向バ
ッファ、１６・・・・・・抵抗。 第１図 第２図

Claims (1)

  1. 【実用新案登録請求の範囲】 処理すべきデータが印加される入力端子と、この入力端
    子に印加されたデータを格納しておくメモリと、 このメモリからデータが導出される出力端子と、 この入力及び出力端子と前記メモリ間に介在し該入力端
    子と該メモリ間のデータ伝送路の接続を、制御端子に印
    加する制御信号によって規定する第１の双方向バッファ
    と、 前記メモリに対し、データの書き込み又は読み出し許可
    信号を供給するタイミングパルス発生回路と、 このタイミングパルス発生回路からの許可信号が制御端
    子に印加されると基準電位を前記第１の双方向バッファ
    の制御端子に出力し、この出力信号によって前記第１の
    双方向バッファが介在する前記入力及び出力端子と前記
    メモリとのデータ伝送路を規定する第２の双方向バッフ
    ァと、この第２の双方向バッファの出力を、前記タイミ
    ングパルス発生回路からの許可信号が該第２の双方向バ
    ッファに対し出力されないとき、所定電位に設定する電
    位設定手段とを具備し、前記第２の双方向バッファの制
    御端子に印加された信号に応じて、前記入力端子に加え
    られたデータを前記メモリを介して前記出力端子に導出
    するモードと、前記入力端子に加えられたデータを直接
    前記出力端子に導出するモードとを切換えることを特徴
    としたデータ制御装置。
JP17311983U 1983-11-10 1983-11-10 デ−タ制御装置 Pending JPS6082798U (ja)

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JP17311983U JPS6082798U (ja) 1983-11-10 1983-11-10 デ−タ制御装置

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JPS6082798U true JPS6082798U (ja) 1985-06-07

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ID=30377208

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