JPS6083853A - ドツト補間制御方式 - Google Patents
ドツト補間制御方式Info
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- JPS6083853A JPS6083853A JP58193756A JP19375683A JPS6083853A JP S6083853 A JPS6083853 A JP S6083853A JP 58193756 A JP58193756 A JP 58193756A JP 19375683 A JP19375683 A JP 19375683A JP S6083853 A JPS6083853 A JP S6083853A
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- G06F17/10—Complex mathematical operations
- G06F17/17—Function evaluation by approximation methods, e.g. inter- or extrapolation, smoothing, least mean square method
- G06F17/175—Function evaluation by approximation methods, e.g. inter- or extrapolation, smoothing, least mean square method of multidimensional data
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- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
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- G06F3/153—Digital output to display device ; Cooperation and interconnection of the display device with other functional units using cathode-ray tubes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［了し明の技術分野１
本発明はドットマ１・リクス｛Ｒ造の文字フｔン１一清
報を扱う文内作成装買、文字出力袋間等に用いられるド
ラ１・１１１１間制御ｈ式に関づる。
報を扱う文内作成装買、文字出力袋間等に用いられるド
ラ１・１１１１間制御ｈ式に関づる。
［几明の技術的背明とその問題点］
文書作成賛同等、規定されたドラ１〜マ］〜リクス｛８
成の文字７オン］・を扱う装置に於いて、規定さＩＩ，
たドラ［・７１〜リクス椙成の文字フｙｔ ＞１−を或
る１ハ率で拡大・縮小することのできる機能をもたせる
場合、従来では、第１図に（ａ＞乃至（Ｃ）に示すよう
に原文字パターンドツトｓｄ・・・から単純にドツトを
増加又は削除する所謂単純拡大方式が採られていた。
成の文字７オン］・を扱う装置に於いて、規定さＩＩ，
たドラ［・７１〜リクス椙成の文字フｙｔ ＞１−を或
る１ハ率で拡大・縮小することのできる機能をもたせる
場合、従来では、第１図に（ａ＞乃至（Ｃ）に示すよう
に原文字パターンドツトｓｄ・・・から単純にドツトを
増加又は削除する所謂単純拡大方式が採られていた。
このような従来の拡大・縮小手段は、比較的簡単かつ安
価に実現出来るが、例えば斜線部分におりる階段状の形
成部（括れ）が目立つ等、出力されるパターン形状が本
来の表現すべき文字形態から逸れてしまい、認識し難い
不自然な文字表現になってしまうという不都合があった
。又、上記したような従来の拡大・縮小手段においては
、斜体、回転体、白抜き、更には線入等各種の変形字体
を容易に１９ることができず又その変形範囲が大幅に制
約されるという欠点があった。
価に実現出来るが、例えば斜線部分におりる階段状の形
成部（括れ）が目立つ等、出力されるパターン形状が本
来の表現すべき文字形態から逸れてしまい、認識し難い
不自然な文字表現になってしまうという不都合があった
。又、上記したような従来の拡大・縮小手段においては
、斜体、回転体、白抜き、更には線入等各種の変形字体
を容易に１９ることができず又その変形範囲が大幅に制
約されるという欠点があった。
［允明の目的］
本発明は上記実情に鑑みなされたもので、文字パターン
のドツト補間を高い文字品質を保ちつつ、しかも任意の
拡大・縮小倍率にて容易に行なうことのできる実用性の
極めて高いドラ１一補間制御方式を提供することを目的
とする。
のドツト補間を高い文字品質を保ちつつ、しかも任意の
拡大・縮小倍率にて容易に行なうことのできる実用性の
極めて高いドラ１一補間制御方式を提供することを目的
とする。
１几明の実施例１
以下図面を参照して本発明の一実施例を説明する。
第２図は本発明の一実ＩＪ＆例を示す回路ブロック図で
ある。図中、１０はシステム全体の制御を司るＣＰＬＪ
、１１はメインメモリ（ＭＭ）、１２はＣＰＵバス、１
３は表示制御回路（ＣＲＴ−Ｃ） 、１４はフし・−ム
メモリ（ＦＭ）、１５はパラレル−シリアル変換回路（
Ｐ−Ｓ）、ｉＧはＣＲＴ表示部である。
ある。図中、１０はシステム全体の制御を司るＣＰＬＪ
、１１はメインメモリ（ＭＭ）、１２はＣＰＵバス、１
３は表示制御回路（ＣＲＴ−Ｃ） 、１４はフし・−ム
メモリ（ＦＭ）、１５はパラレル−シリアル変換回路（
Ｐ−Ｓ）、ｉＧはＣＲＴ表示部である。
２１乃至２５はそれぞれＣＰＵバス１２にっなｌｙれた
１ ／ Ｏレジスタであり、２１はドラ１〜補間時に於
１ノるＸ方向のドラ１〜刻み幅（ｄｘ）を貯えるレジス
タ、２２はドラ１・補間時のＸ方向の初期１直（イニシ
Ｐルｊ″１・レス；ｓｘ）を貯えるレジスタ， ２３＋
．ｉｌ’ツ１〜補間１！１に於けるＹ方向のドラ１〜刻
み幅（〔ｌｙ）を貯え、てＪレジスタ、２４はドラ１・
補間時のＹ方向の初ｌ′ｌＩｌ値（−（ニシ１アルアド
レス：ｓｙ）を貯えるレジスタ、２ ！ｉ ｔＪｌ後述
する補間舶どの比較を行なうための比較１直即ら閾１ａ
（ｔｂ）を貯えるレジスタである。
１ ／ Ｏレジスタであり、２１はドラ１〜補間時に於
１ノるＸ方向のドラ１〜刻み幅（ｄｘ）を貯えるレジス
タ、２２はドラ１・補間時のＸ方向の初期１直（イニシ
Ｐルｊ″１・レス；ｓｘ）を貯えるレジスタ， ２３＋
．ｉｌ’ツ１〜補間１！１に於けるＹ方向のドラ１〜刻
み幅（〔ｌｙ）を貯え、てＪレジスタ、２４はドラ１・
補間時のＹ方向の初ｌ′ｌＩｌ値（−（ニシ１アルアド
レス：ｓｙ）を貯えるレジスタ、２ ！ｉ ｔＪｌ後述
する補間舶どの比較を行なうための比較１直即ら閾１ａ
（ｔｂ）を貯えるレジスタである。
２６は後述するラッチ回路２８の値にレジスタ２１の１
＋ｎ （ｄｘ） ’ｕｌｌ算Ｔル加算回路（ＡＤＤ ）
、２７Ｇ．ｔスタート時に於いてレジスタ２２の値（
ＳＸ）を選択し、それ以後は加締回路２Ｇの出力を選択
するデータセレクタ（ＳＥＬ）、２８はデータセレクタ
２７より出ノノされる整数部と小数部で表わされるドラ
１〜補間時の新たなドツトアドレス（ｓｘ＋ｉ −ｄｘ
＞を貯えるラッチ回路である。２９は後述するラッチ回
路３１の１直にレジスタ２３の値（ｄｙ）を加算する加
算回路、３０はスタート時に於いてレジスタ２４の値（
ｓｙ＞を選択し、それ以後は加輝回路２９の出力を選択
するノ゛一タセレクタ、３１はデータセレクタ３０より
出ノノされる整数部と小数部で表わされるドラ１へ補間
時の新たなドツトアドレス（ｓｙ＋ｊ −ｄＶ＞を貯え
るラッチ回路である。３２はデータセレクタ２７． ３
０の切餅え制御を行なう制御フリップ７ロツブである。
＋ｎ （ｄｘ） ’ｕｌｌ算Ｔル加算回路（ＡＤＤ ）
、２７Ｇ．ｔスタート時に於いてレジスタ２２の値（
ＳＸ）を選択し、それ以後は加締回路２Ｇの出力を選択
するデータセレクタ（ＳＥＬ）、２８はデータセレクタ
２７より出ノノされる整数部と小数部で表わされるドラ
１〜補間時の新たなドツトアドレス（ｓｘ＋ｉ −ｄｘ
＞を貯えるラッチ回路である。２９は後述するラッチ回
路３１の１直にレジスタ２３の値（ｄｙ）を加算する加
算回路、３０はスタート時に於いてレジスタ２４の値（
ｓｙ＞を選択し、それ以後は加輝回路２９の出力を選択
するノ゛一タセレクタ、３１はデータセレクタ３０より
出ノノされる整数部と小数部で表わされるドラ１へ補間
時の新たなドツトアドレス（ｓｙ＋ｊ −ｄＶ＞を貯え
るラッチ回路である。３２はデータセレクタ２７． ３
０の切餅え制御を行なう制御フリップ７ロツブである。
３３は漢字を含む所定ドラ１−フ１ーリクス単位（例え
ば１ｆ３Ｘ １［ｉドツト− ）の文字パターンデータ
が格納された漢字パターンメモリ（ Ｋ Ｐ Ｍ ）で
ある。３４は漢字パターンメモリ３３より読出した１文
字分のドラ１〜パターンを貯える高速ＲＡＭにより構成
された１文字バッファであり、ここでは１文字分のトノ
１−パターンをその周囲をオフドラｌ−（”Ｏ” ）の
ヒツトパターンで埋めＩこ状態で記憶する。３５は１文
字バッファ３４に貯えられた文字パターンデータのうち
、ラッチ回路２８．３１の各整数部の値に従い、新たな
ドツトを囲む１格子４点のドラ１−情報を選択的に出力
するビット選択回路である。３６はヒラ１〜３１！択回
路３５より出力された４ヒツトの情報をラッチするラッ
チ回路である。
ば１ｆ３Ｘ １［ｉドツト− ）の文字パターンデータ
が格納された漢字パターンメモリ（ Ｋ Ｐ Ｍ ）で
ある。３４は漢字パターンメモリ３３より読出した１文
字分のドラ１〜パターンを貯える高速ＲＡＭにより構成
された１文字バッファであり、ここでは１文字分のトノ
１−パターンをその周囲をオフドラｌ−（”Ｏ” ）の
ヒツトパターンで埋めＩこ状態で記憶する。３５は１文
字バッファ３４に貯えられた文字パターンデータのうち
、ラッチ回路２８．３１の各整数部の値に従い、新たな
ドツトを囲む１格子４点のドラ１−情報を選択的に出力
するビット選択回路である。３６はヒラ１〜３１！択回
路３５より出力された４ヒツトの情報をラッチするラッ
チ回路である。
３７乃至３９はピッ１ル選択回路３５より出力されるド
ツト まれる新ドッ１〜の補間値を選択的に切替え制ｍ−ｉる
ドツトパターン認識部（ＤＳＰ）の構成要素をイｆづも
ので、３７はラッチ回路３Ｇのヒツト内容から４点のド
ツトパターン状態を認識し、後述覆る特定のドツトパタ
ーン状態である際に、更にその周囲の特定の２格子分の
ドラ１〜情報を順次選択すべくヒツト選択回路３５を制
御する判別制御回路、３８（Ｊ，この判別制御回路３７
の制御で読出された４ビツトの情報をそれぞれラッチす
るラッチ回路、３９は判別制御回路３７の制御で読出さ
れた２格子分のドツト情報とラッチ回路３６のドツト情
報とのドラミルパターン状態に応じた１ビツトの補間値
切替選択ｆ５＠を出力するドツト判別回路である。４０
はラッチ回路２８に貯えられた小数部の値（５ピッ１−
のＸ方向オフセット値）とラッチ回路３１に貯えられた
小数部の値（５ビツトのＹ方向オフセラ１〜値）とラッ
チ回路３６に貯えられた４点のドツト情報とドラ１−判
別回路３９より出力される１ピツ１〜の補間値切替選択
信号とを入力情報として前記４点のドラ１−情報で囲ま
れた領域内に於ける新たなドツトの補間ｆｉ（Ｑｘｙ）
を出力する補間テーブルＲＯＭで（ちり、ここでは２
５ ６Ｋ （３２ＫＸ８ ）ピッ１−のマスクＲ Ｏ
Ｍを用い、前記した１５ヒツ１〜の胱出しアｌ〜レスに
従い８ビツト（Ｏ〜２５５レベル）の？ｍｍ間合出力す
る。４１は補間テーブルＲＯＭ４０より出力される補間
値とレジスタ２５に貯えられた閾値どの比較をとるコン
パレータであり、補間値が比較値即ち閾値を越えた際に
オンドツト（輝点）を示り″゛１″１″レベルを出力す
る。４２はコンパレータ４１より出力されたドツト情報
を順次貯え、所定ヒツト長単位（ここでは１バイｌ−と
する）毎にＣ Ｉ） Ｕバス１２上に出力する１／′Ｏ
レジスタである。
ツト まれる新ドッ１〜の補間値を選択的に切替え制ｍ−ｉる
ドツトパターン認識部（ＤＳＰ）の構成要素をイｆづも
ので、３７はラッチ回路３Ｇのヒツト内容から４点のド
ツトパターン状態を認識し、後述覆る特定のドツトパタ
ーン状態である際に、更にその周囲の特定の２格子分の
ドラ１〜情報を順次選択すべくヒツト選択回路３５を制
御する判別制御回路、３８（Ｊ，この判別制御回路３７
の制御で読出された４ビツトの情報をそれぞれラッチす
るラッチ回路、３９は判別制御回路３７の制御で読出さ
れた２格子分のドツト情報とラッチ回路３６のドツト情
報とのドラミルパターン状態に応じた１ビツトの補間値
切替選択ｆ５＠を出力するドツト判別回路である。４０
はラッチ回路２８に貯えられた小数部の値（５ピッ１−
のＸ方向オフセット値）とラッチ回路３１に貯えられた
小数部の値（５ビツトのＹ方向オフセラ１〜値）とラッ
チ回路３６に貯えられた４点のドツト情報とドラ１−判
別回路３９より出力される１ピツ１〜の補間値切替選択
信号とを入力情報として前記４点のドラ１−情報で囲ま
れた領域内に於ける新たなドツトの補間ｆｉ（Ｑｘｙ）
を出力する補間テーブルＲＯＭで（ちり、ここでは２
５ ６Ｋ （３２ＫＸ８ ）ピッ１−のマスクＲ Ｏ
Ｍを用い、前記した１５ヒツ１〜の胱出しアｌ〜レスに
従い８ビツト（Ｏ〜２５５レベル）の？ｍｍ間合出力す
る。４１は補間テーブルＲＯＭ４０より出力される補間
値とレジスタ２５に貯えられた閾値どの比較をとるコン
パレータであり、補間値が比較値即ち閾値を越えた際に
オンドツト（輝点）を示り″゛１″１″レベルを出力す
る。４２はコンパレータ４１より出力されたドツト情報
を順次貯え、所定ヒツト長単位（ここでは１バイｌ−と
する）毎にＣ Ｉ） Ｕバス１２上に出力する１／′Ｏ
レジスタである。
第３図（ａ）乃至（ｆ）はそれぞれ補間処理１，二」−
り生成される新たなドラ１〜を囲む１格子４点σ）トツ
１〜１Ｆ２報（ドツトパターン）と補間テーブルＲ０１
ＶＩ４０に設定された補間１直のレベル区分とテーブル
タイプとの関係を示す図であり、ここては補間１；ｒｘ
＠ Ｏ〜２５５段階の輝度（明ｐＱレベル）で表わ１
、、その区分された一部の領域を等高綿で示している。
り生成される新たなドラ１〜を囲む１格子４点σ）トツ
１〜１Ｆ２報（ドツトパターン）と補間テーブルＲ０１
ＶＩ４０に設定された補間１直のレベル区分とテーブル
タイプとの関係を示す図であり、ここては補間１；ｒｘ
＠ Ｏ〜２５５段階の輝度（明ｐＱレベル）で表わ１
、、その区分された一部の領域を等高綿で示している。
第４図は前記′１，格子４点のトラ１−パターンのうら
、１ドツ１−のみがオン（ ” １ ” ）又はオフ（
”Ｏ”）である際のテーブルタイプの選択切替例を説明
するためのもので、ドツトパターン認識８１１（ＤＳＰ
＞は、例えば周囲４点の１〜ツｌ−（Ｄｏ。
、１ドツ１−のみがオン（ ” １ ” ）又はオフ（
”Ｏ”）である際のテーブルタイプの選択切替例を説明
するためのもので、ドツトパターン認識８１１（ＤＳＰ
＞は、例えば周囲４点の１〜ツｌ−（Ｄｏ。
ＤＬＩ）２，Ｄａ ）のうち、１点のみがオフ即ち”
ｏ ”（図では白抜きで示すＤｏ）である際、更にその
周囲の格子の特定ドラ１〜（Ｄａ，Ｄｂ ＞のオン・Ａ
）状態を認識し、［）ａ’，［）ｂ＝’“１″であれは
′、第；３図（ｄ）に示すようなコーナタイプのテーブ
ル（王１）を選択し、又、ｏａ，ｏｂの少なくとも何れ
か一方が０″であれば、第３図（ｆ）に示す、Ｊ：うな
斜形タイプのテーブル（ＴＯ）を選択する。
ｏ ”（図では白抜きで示すＤｏ）である際、更にその
周囲の格子の特定ドラ１〜（Ｄａ，Ｄｂ ＞のオン・Ａ
）状態を認識し、［）ａ’，［）ｂ＝’“１″であれは
′、第；３図（ｄ）に示すようなコーナタイプのテーブ
ル（王１）を選択し、又、ｏａ，ｏｂの少なくとも何れ
か一方が０″であれば、第３図（ｆ）に示す、Ｊ：うな
斜形タイプのテーブル（ＴＯ）を選択する。
このように、４点のドツト領域内に位置Ｊる新たなドラ
１〜の補間値は、その４点のドラ１−が上記したＪ：う
な特定のパターンをなすとき、更にその周囲のドツト状
態によって定．められる。
１〜の補間値は、その４点のドラ１−が上記したＪ：う
な特定のパターンをなすとき、更にその周囲のドツト状
態によって定．められる。
ここで第２図乃至第４図を参照して一実施例の動作を説
明する。ドツト補間時に於いて、ＣＰＵ１０は先ずレジ
スタ２１， 、２２， ２３， ２４． ２５の初期設
定を（ｊなう。即ちレジスタ２１にＸ方向のドラ１〜刻
み幅（ｄｘ）、レジスタ２２にＸ方向の初期値（イニシ
トルアドレス：Ｓｘ）、レジスタ２３にＹ方向のドツト
刻み幅（ｄｙ） 、レジスタ２４にＹ方向の初期値（イ
ニシ１アルアドレス；ｓｙ）、レジスタ２５に補間値と
の比較を行なうための比較値即ちｆｉ賄（ｔｌ））をそ
れぞれセットする。
明する。ドツト補間時に於いて、ＣＰＵ１０は先ずレジ
スタ２１， 、２２， ２３， ２４． ２５の初期設
定を（ｊなう。即ちレジスタ２１にＸ方向のドラ１〜刻
み幅（ｄｘ）、レジスタ２２にＸ方向の初期値（イニシ
トルアドレス：Ｓｘ）、レジスタ２３にＹ方向のドツト
刻み幅（ｄｙ） 、レジスタ２４にＹ方向の初期値（イ
ニシ１アルアドレス；ｓｙ）、レジスタ２５に補間値と
の比較を行なうための比較値即ちｆｉ賄（ｔｌ））をそ
れぞれセットする。
ここで、レジスタ２１． ２３のドツト刻み幅は拡大縮
小倍率の逆数１のとして与えられる。又、レジスタ２２
には、ｌｘ −（ｄｘ−１＞／２ ｃなるｌｘか初＋ｕ
ａｓｘとしてセットされ、レジスタ２４には、ＩＶ＝（
ｄｙ−１）／２でなるＩＶが初期値ｓｙとしてセラ１〜
されるもので、ｄｘ又はｄｙが１以下のとき（即ち拡大
時）はＩｙ又はＨが負となって１文字バッファ３４の原
文字パターン格納領域外のアドレスを示し、ｄｘ又はｄ
ｙが１以上のとき（即ち縮小時）ＩＪ Ｉ ｘ又はＩｙ
が正となって１文字バッファ３４の原文字パターン格納
領域内のアドレスを示づ。又、レジスタ２５には、補間
テーブルＲＯ〜１４０より出ノｊされる補間値と比較を
とり新トツ（〜の何れのしｌ＼ル以上のものを意味のあ
るドツトと覆るかを決定りるための任意（０〜２５５）
レベルの比較値即ち閾値がセラ１−される。
小倍率の逆数１のとして与えられる。又、レジスタ２２
には、ｌｘ −（ｄｘ−１＞／２ ｃなるｌｘか初＋ｕ
ａｓｘとしてセットされ、レジスタ２４には、ＩＶ＝（
ｄｙ−１）／２でなるＩＶが初期値ｓｙとしてセラ１〜
されるもので、ｄｘ又はｄｙが１以下のとき（即ち拡大
時）はＩｙ又はＨが負となって１文字バッファ３４の原
文字パターン格納領域外のアドレスを示し、ｄｘ又はｄ
ｙが１以上のとき（即ち縮小時）ＩＪ Ｉ ｘ又はＩｙ
が正となって１文字バッファ３４の原文字パターン格納
領域内のアドレスを示づ。又、レジスタ２５には、補間
テーブルＲＯ〜１４０より出ノｊされる補間値と比較を
とり新トツ（〜の何れのしｌ＼ル以上のものを意味のあ
るドツトと覆るかを決定りるための任意（０〜２５５）
レベルの比較値即ち閾値がセラ１−される。
更にＣＰ Ｕ １０は漢字パターンメモリ３３よりトン
１ル補間対象となる１文字分のドツトパターンデータを
読出し、１文字バッファ３４に内込む。この際、１文字
バッフ１３４には、上述したように、ドラ［・補間対象
となる１文字分のドツトパターンデータが、その周囲を
意味の無い０″のドツトで囲まれた状態で記憶される。
１ル補間対象となる１文字分のドツトパターンデータを
読出し、１文字バッファ３４に内込む。この際、１文字
バッフ１３４には、上述したように、ドラ［・補間対象
となる１文字分のドツトパターンデータが、その周囲を
意味の無い０″のドツトで囲まれた状態で記憶される。
この各レジスタ２１．２２．２３．２４．２５へのデー
タしツ１−１及び１文字バッファ３４への補間対象文字
パターンの取出しが終了した後、レジスタ２２．２４に
貯えられたイニシャルアドレステータ（ｓｘ、 Ｓｖ）
が制御フリップ７０ツブ３２の制御のもとにデータｌＫ
レクタ２７．３０より選択され、それぞれ対応するラッ
チ回路２８．３１にラッチされる。このラッチ回路２８
．３１に貯えられたドツトアドレスデータは、その整数
部の値がビット選択回路３５に与えられ、小数部の値が
補間テーブルＲＯＭ４０に与えられる。
タしツ１−１及び１文字バッファ３４への補間対象文字
パターンの取出しが終了した後、レジスタ２２．２４に
貯えられたイニシャルアドレステータ（ｓｘ、 Ｓｖ）
が制御フリップ７０ツブ３２の制御のもとにデータｌＫ
レクタ２７．３０より選択され、それぞれ対応するラッ
チ回路２８．３１にラッチされる。このラッチ回路２８
．３１に貯えられたドツトアドレスデータは、その整数
部の値がビット選択回路３５に与えられ、小数部の値が
補間テーブルＲＯＭ４０に与えられる。
ピッ１〜選択回路３５はその整数部の値にもとｆいて１
文字バッファ３４より１格子４点のドラＩ・情報を選択
し、補間テーブルＲＯＭ４０に供給する。この際、拡大
時（ｄｘ、 ｄｙ＜ １ ＞に於いては、ピッｈ ；Ｈ
択回路３５に、１文字バッフ１３４の原文字パターン格
納領域外のアドレスを示す負の値が与えらることから原
文字パターン格納領域外のドラ！・を含む１格子４点の
ドラ１−情報よりドラ１〜選択を開始する。又、縮小時
（ｄｘ、 ｄＶ＞ １ ）にｈ３いては、ビット選択回
路３５に、１文字バッファ３４の原文字パターン格納領
域内のアドレスを示Ｊ正の埴が与えらることから原文字
パターン格納領域内の１格子４点のドツト情報よりドツ
ト選択を開始ターる。
文字バッファ３４より１格子４点のドラＩ・情報を選択
し、補間テーブルＲＯＭ４０に供給する。この際、拡大
時（ｄｘ、 ｄｙ＜ １ ＞に於いては、ピッｈ ；Ｈ
択回路３５に、１文字バッフ１３４の原文字パターン格
納領域外のアドレスを示す負の値が与えらることから原
文字パターン格納領域外のドラ！・を含む１格子４点の
ドラ１−情報よりドラ１〜選択を開始する。又、縮小時
（ｄｘ、 ｄＶ＞ １ ）にｈ３いては、ビット選択回
路３５に、１文字バッファ３４の原文字パターン格納領
域内のアドレスを示Ｊ正の埴が与えらることから原文字
パターン格納領域内の１格子４点のドツト情報よりドツ
ト選択を開始ターる。
補間テーブルＲＯＭ４０は、上記ラッチ回路２８゜３１
からのＸ方向及びＹ方向の各Ａノセツ１−１直（ハ１１
０ビット）どピッ１〜選択回路３５からの周囲４点のド
ツト情報とドツトパターン認識部（Ｄ Ｓ Ｐ ＞から
の１ビツトの補間ｔｉｌｌ切Ｕ選択信号どを入力情報ど
して、その内容にｆｉＹｇう８ヒツトの補間値を出ツノ
する。この際、ビット選択回路３５より出力された１格
子４点のドツトパターンがドラ）〜パターン認５１部（
１） Ｓ Ｐ ）ににり認識され、々１１１図に示され
、う如く特定のドラ１ヘパターンである際は、更に−（
１１）周囲の格子の特定ドツトのオン・オフ状態をル８
：’ｌ Ｌｌ ’Ｃ１そのドラ１〜状態に応じた１ビッ
トの補間（１α切Ｕ選択信号を出力する。即ち、例えば
第４図に示す如く、周囲４点のドツト（Ｄｏ、Ｄｌ、Ｄ
２゜Ｄａ）のうら、１点のみがＡフ即ち”Ｏ”（図では
自扱きで示すＤＯ）である際は、更にその周囲の格子の
特定ドラｌ−＜Ｄａ、Ｄｂ ）のオン・オフ状態を認識
し、Ｄａ、Ｄｂ＝“′１“であれば、第３図（ｄ）に示
づようなコーナタイプのテーブル（−ｒｌ）を選択し、
又、［）ａ、［）ｂの少なくとも何れか一方が“′０゛
′であれば、第３図（ｆ）に示すような斜形タイプのテ
ーブル（ＴＯ＞を選択すべく補間値切替選択信号を出力
する。又、周囲４点のドラ１〜（ＤＯ，Ｄｌ、Ｄ２．Ｄ
ａ ）のうち、１点のみがＡン即ち’１”（図では黒点
で示ずＤＯ＞である１〜１は、更にその周囲の格子の特
定ドラｔ−（Ｄａ。
からのＸ方向及びＹ方向の各Ａノセツ１−１直（ハ１１
０ビット）どピッ１〜選択回路３５からの周囲４点のド
ツト情報とドツトパターン認識部（Ｄ Ｓ Ｐ ＞から
の１ビツトの補間ｔｉｌｌ切Ｕ選択信号どを入力情報ど
して、その内容にｆｉＹｇう８ヒツトの補間値を出ツノ
する。この際、ビット選択回路３５より出力された１格
子４点のドツトパターンがドラ）〜パターン認５１部（
１） Ｓ Ｐ ）ににり認識され、々１１１図に示され
、う如く特定のドラ１ヘパターンである際は、更に−（
１１）周囲の格子の特定ドツトのオン・オフ状態をル８
：’ｌ Ｌｌ ’Ｃ１そのドラ１〜状態に応じた１ビッ
トの補間（１α切Ｕ選択信号を出力する。即ち、例えば
第４図に示す如く、周囲４点のドツト（Ｄｏ、Ｄｌ、Ｄ
２゜Ｄａ）のうら、１点のみがＡフ即ち”Ｏ”（図では
自扱きで示すＤＯ）である際は、更にその周囲の格子の
特定ドラｌ−＜Ｄａ、Ｄｂ ）のオン・オフ状態を認識
し、Ｄａ、Ｄｂ＝“′１“であれば、第３図（ｄ）に示
づようなコーナタイプのテーブル（−ｒｌ）を選択し、
又、［）ａ、［）ｂの少なくとも何れか一方が“′０゛
′であれば、第３図（ｆ）に示すような斜形タイプのテ
ーブル（ＴＯ＞を選択すべく補間値切替選択信号を出力
する。又、周囲４点のドラ１〜（ＤＯ，Ｄｌ、Ｄ２．Ｄ
ａ ）のうち、１点のみがＡン即ち’１”（図では黒点
で示ずＤＯ＞である１〜１は、更にその周囲の格子の特
定ドラｔ−（Ｄａ。
し）ｂ）のオン・オフ状態を認識し、Ｄａ、［ｌｂ ＝
” Ｏ”であれば、第３図（ａ）に示すようなコーナタ
イプのテーブル（Ｔ１）を選択し、又、Ｄａ。
” Ｏ”であれば、第３図（ａ）に示すようなコーナタ
イプのテーブル（Ｔ１）を選択し、又、Ｄａ。
ＩＪ ｂの少なくとも何れか一方が′１″であれば第３
３図（ｅ）に示すような斜形タイプのテーブル（丁０）
を選択づべく補間値切替選択信号を出力゛りる。このよ
うに、４点のドツト領域内に位置りる新たなドラ１への
補間値は、その４点のドラ１−が上記したような特定の
パターンをなすとき、更にで−の周囲のドツト状態によ
って定められる。で−しく上記補間デープルｒ＜ Ｏｆ
ｖｌ ４０より出ツノされた８ヒツト（０〜２５５レベ
ル）の補間値はコンパレータ４１に人力されて、レジス
タ２５に貯えられた比較伽即ち閾値と比較され、補間値
が開館を越えていれはハ味の有るドツトであることを示
’ＩＩ ” １ ”レベルの信号を出ツノし、又、補間
値が閾値を越えていなければ意味の無いドラ１〜である
ことを示づ” ０ ”レベルの信号を出力覆る。
３図（ｅ）に示すような斜形タイプのテーブル（丁０）
を選択づべく補間値切替選択信号を出力゛りる。このよ
うに、４点のドツト領域内に位置りる新たなドラ１への
補間値は、その４点のドラ１−が上記したような特定の
パターンをなすとき、更にで−の周囲のドツト状態によ
って定められる。で−しく上記補間デープルｒ＜ Ｏｆ
ｖｌ ４０より出ツノされた８ヒツト（０〜２５５レベ
ル）の補間値はコンパレータ４１に人力されて、レジス
タ２５に貯えられた比較伽即ち閾値と比較され、補間値
が開館を越えていれはハ味の有るドツトであることを示
’ＩＩ ” １ ”レベルの信号を出ツノし、又、補間
値が閾値を越えていなければ意味の無いドラ１〜である
ことを示づ” ０ ”レベルの信号を出力覆る。
一方、補間テーブルＲＯＭ４０より補間値が選択用ツノ
された後、ラッチ回路２８の内容とレジスタ２１の内容
とが加算回路２６により加算されるとともに、ラッチ回
路３１の内容とレジスタ２３の内容どが加算回路２９に
より加算され、その加算結果のデータが制御フリップフ
ロップ３２の制御のもとにそれぞれ対応覆るデータセレ
クタ２７．３０より選択されて、ラッチ回路２８．３１
にラッチされる。このように、補間デープルＲＯＭ４０
より補間値が出力される毎に、ラッチ回路２８のアドレ
ス値がレジスタ２１の値〈刻み幅；ｄ×）に従って更新
されるとともに、ラップ回路３１のアドレス値がレジス
タ２３の値（刻み幅； ｄＶ）に従って更新される。
された後、ラッチ回路２８の内容とレジスタ２１の内容
とが加算回路２６により加算されるとともに、ラッチ回
路３１の内容とレジスタ２３の内容どが加算回路２９に
より加算され、その加算結果のデータが制御フリップフ
ロップ３２の制御のもとにそれぞれ対応覆るデータセレ
クタ２７．３０より選択されて、ラッチ回路２８．３１
にラッチされる。このように、補間デープルＲＯＭ４０
より補間値が出力される毎に、ラッチ回路２８のアドレ
ス値がレジスタ２１の値〈刻み幅；ｄ×）に従って更新
されるとともに、ラップ回路３１のアドレス値がレジス
タ２３の値（刻み幅； ｄＶ）に従って更新される。
このようにして、順次、補間デープルＲＯＭ４０Ｊ、り
出力された補間値がコンパレータ４１にＪ：リレシスタ
２５の閾値（ｔｌｌ）と比較され、新たなドツト１＾報
が生成される。
出力された補間値がコンパレータ４１にＪ：リレシスタ
２５の閾値（ｔｌｌ）と比較され、新たなドツト１＾報
が生成される。
イして上記コンパレータ４１より出力された補間処理後
の新ドツト情報は順次レジスタ４２に貯えられ、１バイ
ト単位でＣＰＵバス１２上に出力される。
の新ドツト情報は順次レジスタ４２に貯えられ、１バイ
ト単位でＣＰＵバス１２上に出力される。
このＣＰＵバス１２上に出力された補間処理後の新ドツ
ト情報はｃ ｐ ｕ ｉｏの制御のもとに順次メインメ
°しり１１内の予め定められた文字パターン保存領域に
貯えられ、１文字単位でｃＰＵバス１２を介しＣ表示制
御回路１３に転送されフレームメモリ１４に記憶された
後、ＣＲ７表示部１５に表示される。
ト情報はｃ ｐ ｕ ｉｏの制御のもとに順次メインメ
°しり１１内の予め定められた文字パターン保存領域に
貯えられ、１文字単位でｃＰＵバス１２を介しＣ表示制
御回路１３に転送されフレームメモリ１４に記憶された
後、ＣＲ７表示部１５に表示される。
上述したようなドラ１〜補間処理動作により、ドラ１〜
補間後に於ける文字パターンは、斜線β１ｓ分にｌｒ’
？ ＬＪる階段状の括れが目立たず、しがも角部が欠（
）ることもなく、非常に認識し易いものとなり、本来の
文字形態に極めて近い高度の文字表現が可能どなる。又
、拡大・縮小倍率も非７ｔ”＋に細かい１直′ｃ′設定
でき任意の大きさの文字を容易に腎ることができ、かつ
、レジスタ２１．２２．２３．２４．２４．２５のうち
の１個又は複数個を任意選択的に指定し−Ｃ１Ｃ（Ｊ）
暗をＣＰ Ｕ １０の制御の下に順次、又は選択的に変
え−ＣゆくことにＪ：す、文字の拡大・縮小のみならず
、任意比率の長１本、半体、任意角の斜体、下揃え斜１
ホ、回転等の文字表現が容易に可能どなり、高度な文字
修飾が出来る。例えばレジスタ２１゜２３の値を２：１
に設定りれば、横幅に対し縦幅を２１８にした長体文字
が１ｑられ、又、レジスタ２１゜２３の１直を１：１．
２に設定ずれは、縦幅に対し横幅を１．２．Ｉ１３した
半休文字が１ｑられる。又、レジスタ２２の舶を１スラ
、ｒス毎に順次変１ヒさけることによって所望する斜体
文字が得られ、レジスタ２２．２４の値を順次変化さけ
ることによって任意の回転角をちった文字を得ることが
できる。
補間後に於ける文字パターンは、斜線β１ｓ分にｌｒ’
？ ＬＪる階段状の括れが目立たず、しがも角部が欠（
）ることもなく、非常に認識し易いものとなり、本来の
文字形態に極めて近い高度の文字表現が可能どなる。又
、拡大・縮小倍率も非７ｔ”＋に細かい１直′ｃ′設定
でき任意の大きさの文字を容易に腎ることができ、かつ
、レジスタ２１．２２．２３．２４．２４．２５のうち
の１個又は複数個を任意選択的に指定し−Ｃ１Ｃ（Ｊ）
暗をＣＰ Ｕ １０の制御の下に順次、又は選択的に変
え−ＣゆくことにＪ：す、文字の拡大・縮小のみならず
、任意比率の長１本、半体、任意角の斜体、下揃え斜１
ホ、回転等の文字表現が容易に可能どなり、高度な文字
修飾が出来る。例えばレジスタ２１゜２３の値を２：１
に設定りれば、横幅に対し縦幅を２１８にした長体文字
が１ｑられ、又、レジスタ２１゜２３の１直を１：１．
２に設定ずれは、縦幅に対し横幅を１．２．Ｉ１３した
半休文字が１ｑられる。又、レジスタ２２の舶を１スラ
、ｒス毎に順次変１ヒさけることによって所望する斜体
文字が得られ、レジスタ２２．２４の値を順次変化さけ
ることによって任意の回転角をちった文字を得ることが
できる。
［発明の効果１
以上詳記したＪ：うに本発明のトン１ル補間制御方式に
よれば、規定されたドラ１−マ］ヘリクス構成の☆字フ
ォントを扱う装置に於いて、ドツトパターンメモリに格
納された任意文字フォントのドツト補間を高い文字品質
を保ちつつ、しかも任意の拡大・縮小倍率にて容易に行
なうことができ、装置のコストパフォーマンスを大幅に
向上できる。
よれば、規定されたドラ１−マ］ヘリクス構成の☆字フ
ォントを扱う装置に於いて、ドツトパターンメモリに格
納された任意文字フォントのドツト補間を高い文字品質
を保ちつつ、しかも任意の拡大・縮小倍率にて容易に行
なうことができ、装置のコストパフォーマンスを大幅に
向上できる。
第１図（ａ）乃至（Ｃ）はそれぞれ従来のドラ］・補間
処理手段を説明するための図、第２図は本Ｒ明の一実施
例に於ける要部の構成を示Ｊ回路ブ］］ツク図、第３図
（ａ）乃至（ｆ）、及び第４図はそれぞれ上記実施例の
動作を説明するためのものひ、第３図（ａ＞乃至（ｆ）
はそれぞれ補間処理により生成される新たなドラ１〜を
囲む１格子４点のドッＩ〜情報（ドツトパターン）と補
間テーブルｒ＜ｏＭ４ｏに設定された補間値のレベル区
分とテーブルタイプとの関係を示す図、第４図はテーブ
ルタイプの選択切替動作を説明するための図である。 １０・・・ＣＰＬＩ、１１・・・メインメモリ、１２・
・・ＣＰＵバス、１３・・・表示制御回路、１４・・・
フレームメモリ、１５・・パラレル−シリアル変換回路
、１Ｇ・・・ＣＲＴ表示部、２１〜２５・・・レジスタ
、２６・・・加ｎ回銘、２７・・・データセレクタ、２
８・・・ラッチ回路、２９・・・加算回路、３０・・・
データセレクタ、３１・・・ラッチ回路、３２・・・制
御フリップフロップ、３；シ・・湧字パターンメモリ、
３４・・・１文字バッフＩ、３５・・・ピッ１−選択回
路、３Ｇ・・・ラップ−回路、３１・・・判別制御回路
、３８・・・ラッチ回路、３９・・・ドツト ・・・＝Ｊンバレータ、４２・・・レジスタ、ＤＳＰ・
・・１−ツトパターンδΣ識部。 出願人代理人 弁理士 鈴江武彦
処理手段を説明するための図、第２図は本Ｒ明の一実施
例に於ける要部の構成を示Ｊ回路ブ］］ツク図、第３図
（ａ）乃至（ｆ）、及び第４図はそれぞれ上記実施例の
動作を説明するためのものひ、第３図（ａ＞乃至（ｆ）
はそれぞれ補間処理により生成される新たなドラ１〜を
囲む１格子４点のドッＩ〜情報（ドツトパターン）と補
間テーブルｒ＜ｏＭ４ｏに設定された補間値のレベル区
分とテーブルタイプとの関係を示す図、第４図はテーブ
ルタイプの選択切替動作を説明するための図である。 １０・・・ＣＰＬＩ、１１・・・メインメモリ、１２・
・・ＣＰＵバス、１３・・・表示制御回路、１４・・・
フレームメモリ、１５・・パラレル−シリアル変換回路
、１Ｇ・・・ＣＲＴ表示部、２１〜２５・・・レジスタ
、２６・・・加ｎ回銘、２７・・・データセレクタ、２
８・・・ラッチ回路、２９・・・加算回路、３０・・・
データセレクタ、３１・・・ラッチ回路、３２・・・制
御フリップフロップ、３；シ・・湧字パターンメモリ、
３４・・・１文字バッフＩ、３５・・・ピッ１−選択回
路、３Ｇ・・・ラップ−回路、３１・・・判別制御回路
、３８・・・ラッチ回路、３９・・・ドツト ・・・＝Ｊンバレータ、４２・・・レジスタ、ＤＳＰ・
・・１−ツトパターンδΣ識部。 出願人代理人 弁理士 鈴江武彦
Claims (1)
- 【特許請求の範囲】 く１） 所定ドラ１−マトリクス構成の文字パターン状
態タを貯えるドツトパターンメモリと、このドラ１−パ
ターンメモリから任意の位置に於（ブる互いに隣接する
４点のドツト情報を１ｑる手段と、前記４点のドツト情
報のΔン・Δツバターン状態を認識づる手段と、この認
識手段により特定のパターン状態が認識された際に、前
記４点のドッ］−情報の更に周囲のドツト情報を前記ド
ラｌ−パターンメモリより読出す手段とを具備し、前記
Ｈｎ手９により特定のパターン状態が認識された際に、
前記４点のドラ１〜情報と更にその周囲のドラ１〜ｌｉ
ｉ報どを用いて前記４点のドッＩ−情報で囲まれた領域
内に於りるドラｉ・補間値を１ｑることを特徴としたド
ツト補間制御方式。 （２） 前記認識手段により、１点のみがオフトラｌ−
のパターン状態が認識された際に、前記４点のドツト情
報と更にその周囲のドツト情報とを用いて前記４点のド
ッｌ〜情報で囲まれた領域内に於りるドツト補間値を得
ることを特徴とする特許請求の範囲第１項記載のドツト
補間制御方式。 （３） 前記認識手段により、１点のみがＡンドットの
パターン状態が認識された際に、前記４点のドツト情報
と更にその周囲のドツト情報どを用いて前記４点のドツ
ト情報で囲まれた領域内に／ｊ９（）るドツト補間値を
１ｑることを特徴とする特許請求の範囲第１項記載のド
ツト補間制御方式。 （４） 前記認識手段により１点のみがオフドツトであ
ると認識された際に、当該オフドツト点を通り、かつ当
該他の３点のいずれも通らない対角線上のドラ１−のう
ち、前記オフドラ１〜に隣接づる２点のドラ１〜情報を
得る手段と、当該対角線上の２点のドラ１−情報を入力
とする論理判定手段とを具備し、前記論理判定手段の出
力結果ににり前記４点で囲まれた領域内に於けるドツト
補間値のめ方を切替えることを特徴とする特許請求の範
囲第２項記載のドツト補間制御方式。 （５） 前記認識手段により１点のみがオンドツトであ
ると認識された際に、当該オンドツト点を通り、かつ当
該他の３点のいずれも通らない対角線上のドラ１−のう
ち、前記オンドツトに隣接する２点のドツト情報を１ワ
る手段と、当該対角線上の２点のドツト情報を入力どす
る論理１′す定手段とを具１錆し、前記論理判定手段の
出力結果により前記７１点て囲まれた領域内に於けるド
ラｌ−補間値の（）方を切替えることを特徴とする請求
：イ）３項ｉｉ［ｌ！載のドラ］一補間制御方式。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58193756A JPS6083853A (ja) | 1983-10-17 | 1983-10-17 | ドツト補間制御方式 |
| US06/661,192 US4680720A (en) | 1983-10-17 | 1984-10-15 | Dot interpolation control system |
| KR1019840006461A KR850003005A (ko) | 1983-10-17 | 1984-10-17 | 도트 보간 제어 방식 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58193756A JPS6083853A (ja) | 1983-10-17 | 1983-10-17 | ドツト補間制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6083853A true JPS6083853A (ja) | 1985-05-13 |
Family
ID=16313286
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58193756A Pending JPS6083853A (ja) | 1983-10-17 | 1983-10-17 | ドツト補間制御方式 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPS6083853A (ja) |
| KR (1) | KR850003005A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62272374A (ja) * | 1986-05-21 | 1987-11-26 | Matsushita Electric Ind Co Ltd | 文字拡大装置 |
-
1983
- 1983-10-17 JP JP58193756A patent/JPS6083853A/ja active Pending
-
1984
- 1984-10-17 KR KR1019840006461A patent/KR850003005A/ko not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62272374A (ja) * | 1986-05-21 | 1987-11-26 | Matsushita Electric Ind Co Ltd | 文字拡大装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR850003005A (ko) | 1985-05-28 |
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