JPS6084583A

JPS6084583A - ドツト補間制御方式

Info

Publication number: JPS6084583A
Application number: JP58193752A
Authority: JP
Inventors: 吉井　二郎; 晃小松; 弘石井
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1983-10-17
Filing date: 1983-10-17
Publication date: 1985-05-13
Also published as: KR850003000A; JPH0443274B2; KR890005004B1

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の技術分野］本発明はドツトマトリクス構造の文字７オント情報を扱
う文書作成装置、文字出力装置等に用いられるドツト補
間制御方式に関する。

［発明の技術的背景とその問題点］文書作成装置等、規定されたドツトマトリクス構成の文
字フォントを扱う装置に於いて、規定されたドツトマト
リクス構成の文字フォントを成る倍率で拡大・縮小する
ことのできる機能をもたせる場合、従来では、第１図に
（ａ）乃至（Ｃ）に示すように原文字パターンドツトｓ
ｄ・・・から単純にドツトを増加又は削除する所謂単純
拡大方式が採られていた。

このような従来の拡大・縮小手段は、比較的簡単かつ安
価に実現出来るが、例えば斜線部分における階段状の形
成部（括れ）が目立つ等、出力されるパターン形状が本
来の表現すべき文字形態から逸れてしまい、認識し難い
不自然な文字表現になってしまうという不都合があった
。又、上記したような従来の拡大・縮小手段においては
、斜体、回転体、白抜き、更には線太等各種の変形字体
を容易に得ることができず又その変形範囲が大幅に制約
されるという欠点があった。

［発明の目的］本発明は上記実情に鑑みなされたもので、規定されたド
ツトマトリクス構成の文字フォントを扱う装置に於いて
、文字パターンのドツト補間を高い文字品質を保ちつつ
、しかも任意の拡大・縮小倍率にて容易に行なうことが
できるとともに、半階調輝度による斜線部分の補償等を
含む各種の文字修飾を容易に可能とした実用性の極めて
高いドツト補間制御方式を提供することを目的とする。

［発明の実施例］以下図面を参照して本発明の一実施例を説明する。

第２図は本発明の一実施例を示す回路ブロック図である
。図中、１０はシステム全体の制御を司るＣＰＵ、１１
はメインメモリ（ＭＭ）、１２はＣＰＵバス、１３は表
示制御回路（ＣＲＴ−Ｃ）　、１４Ａ。

１４Ｂは一対のフレームメモリ（ＦＭ）、１５は一対の
パラレル−シリアル変換回路（Ｐ−８）、１６はＣＲ７
表示部である。

２１乃至２４、及び２５Ａ、　２５ＢはそれぞれＣＰＵ
バス１２につながれたＩ１０レジスタであり、２１はド
ツト補間時に於けるＸ方向のドツト刻み幅（ｄｘ）を貯
えるレジスタ、２２はドツト補間時のＸ方向の初期値（
イニシャルアドレス；ＳＸ）を貯えるレジスタ、２３は
ドツト補間時に於けるＹ方向のドツト刻み幅（ｄｙ）を
貯えるレジスタ、２４はドツト補間時のＹ方向の初期値
（イニシャルアドレス：ＳＶ）を貯えるレジスタ、２５
Ａ及び２５Ｂはそれぞれ後述する補間値との比較を行な
うための各々異なる比較値、即ち閾値（ｔｈｌ　）　、
（ｔｈ２　）を貯える一対のレジスタである。

２６は後述するラッチ回路２８の値にレジスタ２１の値
（ｄｘ）を加算する加算回路（ＡＤＤ）、２７はス５− タート時に於いてレジスタ２２の値（ＳＸ）を選択し、
それ以後は加算回路２６の出力を選択するデータセレク
タ（ＳＥＬ）、２８はデータセレクタ２７より出力され
る整数部と小数部で表わされるドツト補間時の新たなド
ツトアドレス（ｓｘ＋ｌ　・ｄｘ）を貯えるラッチ回路
である。２９は後述するラッチ回路３１の値にレジスタ
２３の値（ｄｙ）を加算する加算回路、３０はスタート
時に於いてレジスタ２４の値＜８Ｖ）を選択し、それ以
後は加算回路２９の出力を選択するデータセレクタ、３
１はデータセレクタ３０より出力される整数部と小数部
で表わされるドツト補間時の新たなドツトアドレス（ｓ
ｙ＋Ｊ　−ｄｙ）を貯えるラッチ回路である。３２はデ
ータセレクタ２７．３０の切替え制御を行なう制御フリ
ップ７０ツブである。

３３は漢字を含む所定ドツトマトリクス単位（例えば１
６Ｘ　１６ドツト）の文字パターンデータが格納された
漢字パターンメモリ（ＫＰＭ）である。３４は漢字パタ
ーンメモリ３３より読出した１文字分のドツトパターン
を貯える高速ＲＡＭにより構成された１文字バッファで
あり、ここでは１文字分のド６− ットパターンをその周囲をオフドツト（“０”）のビッ
トパターンで埋めた状態で記憶する。３５は１文字バッ
ファ３４に貯えられた文字パターンデータのうち、ラッ
チ回路２８．３１の各整数部の値に従い、新たなドツト
を囲む１格子４点のドツト情報を選択的に出力するビッ
ト選択回路である。３６はビット選択回路３５より出力
された４ビツトの情報をラッチするラッチ回路である。

３７乃至３９はビット選択回路３５より出力されるドツ
ト情報のパターンをｌｉ！Ｉ！識し、４点のドツトで囲
まれる新ドツトの補間値を選択的に切替え制御するドツ
トパターン認識部（ＤＳＰ）の構成要素をなすもので、
３７はラッチ回路３６のピット内容から４点のドツトパ
ターン状態を認識し、後述する特定のドツトパターン状
態である際に、更にその周囲の特定の２格子分のドツト
情報を順次選択すべくビット選択回路３５を制御する判
別制御回路、３８はこの判別制御回路３７の制御で読出
された４ピツトの情報をそれぞれラッチするラッチ回路
、３９は判別制御回路３７の制御で読出された２格子分
のドツト情報とラッチ回路３６のドツト情報とのドツト
パターン状態に応じた１ビツトの補間値切替選択信号を
出力するドツト判別回路である。４０はラッチ回路２８
に貯えられた小数部の値（５ビツトのＸ方向オフセット
値）とラッチ回路３１に貯えられた小数部の値（５ピッ
１−のＹ方向オフセット値）とラッチ回路３６に貯えら
れた４点のドツト情報とドツト判別回路３９より出力さ
れる１ビツトの補間値切替選択信号とを入力情報として
前記４点のドツト情報で囲まれた領域内に於ける新たな
ドツトの補間値（Ｑｘｙ）を出力する補間テーブルＲＯ
Ｍであり、ここでは２５６Ｋ（３２Ｋｘ８）ピットのマ
スクＲＯＭを用い、前記した１５ビツトの読出しアドレ
スに従い８ビツト（０〜２５５レベル）の補間値を出力
する。４１Ａ及び４１Ｂはそれぞれ補間テーブルＲＯＭ
４０より出力される補間値と予め対応付されたレジスタ
２５Ａ、　２５Ｂに貯えられた閾値との比較をとるコン
パレータであり、それぞれ補間値が比較値即ち閾値（ｔ
ｈｌ、ｔｈ２　）を越えた際にオンドツト（輝点）を示
す゛１″レベルの信号を出力する。４２Ａ及び４２Ｂは
それぞれ対応するコンパレータ４１Ａ、　４１Ｂより出
力されたドツト情報を順次貯え、所定ビット長単位（こ
こでは１バイトとする）毎にＣＰＵバス１２上に出力す
る一対のＩ１０レジスタである。

第３図（ａ）乃至（ｆ）はそれぞれ補間処理により生成
される新たなドツトを囲む１格子４点のドツト情報（ド
ツトパターン）と補間テーブルＲＯＭ４０に設定された
補間値のレベル区分とテーブルタイプとの関係を示す図
であり、ここでは補間値をＯ〜２５５段階の輝度（明暗
レベル）で表わし、その区分された一部の領域を等高線
で示している。

第４図は前記１格子４点のドツトパターンのうち、１ド
ツトのみがオン（１”）又はオフ（“０”）である際の
テーブルタイプの選択切替例を説明するためのもので、
ドツトパターン認識部（ＤＳＰ）は、例えば周囲４点の
ドツト（Ｄ　Ｏ。

ＤＩ、Ｄ２．Ｄａ　）のうち、１点のみがオフ即ち“０
”（図では白抜きで示すＤＯ）である際、更にその９− 周囲の格子の特定ドツト（Ｄａ、Ｄｂ　＞のオン・オフ
状態をｌｉｌし、［）ａ、［）ｂ＝“１”テアｔＬｌｆ
、第３図（ｄ）に示すようなコーナタイプのテーブル（
Ｔ１）を選択し、又、Ｄａ、Ｄｂの少なくとも何れか一
方が“０”であれば、第３図（ｆ）に示すような斜形タ
イプのテーブル（ＴＯ）を選択する。

このように、４点のドツト領域内に位置する新たなドツ
トの補間値は、その４点のドツトが上記したような特定
のパターンをなすとき、更にその周囲のドツト状態によ
って定められる。

第５図は一実施例に於ける半ｆｉｌｉａ１表示によるド
ツトパターンの補償例を示す図であり、図中、ｈｄは半
階調（ハーフトーン）ドツトである。

ここで第２図乃至第５図を参照して一実施例の動作を説
明する。ドツト補間時に於いて、ＣＰＵ１０は先ずレジ
スタ２１．２２．２３．２４及び２５Ａ、　２５Ｂの初
期設定を行なう。即ち、レジスタ２１にＸ方向のドツト
刻み幅（ｄｘ）、レジスタ２２にＸ方向の初期値（イニ
シャルアドレス；ＳＸ）、レジスタ２３にＹ方向のドツ
ト刻み幅（ｄｙ）、レジスタ２４にＹ方１０− 向の初期値（イニシャルアドレス：ｓｙ）、レジスタ２
５Ａ、　２５Ｂに補間値との比較を行なうための比較値
即ち閾値（ｔｈｌ、ｔｈ２）をそれぞれセットする。

ここで、レジスタ２１．２３のドツト刻み幅は拡大縮小
倍率の逆数値として与えられる。又、レジスタ２２ニハ
、ｌｘ　＝　（ｄｘ　−１）　／２でなるＩＸが初期値
Ｓ×としてセットされ、レジスタ２４には、Ｔｙ−（ｄ
ｙ−１’）　／２でなるＩｙが初期値ｓｙとしてセット
されるもので、ｄｘ又はｄＶが１以下のとき（即ち拡大
時）はＩＸ又はＩｙが負となって１文字バッファ３４の
原文字パターン格納領域外のアドレスを示し、ｄｘ又は
ｄｖが１以上のとき（即ち縮小時）はｌｘ又はＩｙが正
となって１文字バッファ３４の原文字パターン格納領域
内のアドレスを示す。又、レジスタ２５Ａ、　２５Ｂに
は、それぞれ補間テーブルＲＯＭ４０より出力される補
間値と比較をとり新ドツトの何れのレベル以上のものを
意味のあるドツトとするかを決定するための任意（０〜
２５５）レベルの比較値即ち閾値（ｔｈｌ、ｔｈ２）が
セットされる。ここでは、ｔｈｌ　＞ｔｈ２とし、レジ
スタ２５Ａに全階調のドツト情報を得るための閾値（ｔ
ｈｉ）をセットし、レジスタ２５Ｂに半階調のドツト情
報を得るための閾値（ｔｈ２）をセットするものとする
。

更にｃ　ｐ　ｕ　ｉｏは漢字パターンメモリ３３よりド
ツト補間対象となる１文字分のドツトパターンデータを
読出し、１文字バッファ３４に書込む。この際、１文字
バッファ３４には、上述したように、ドツト補間対象と
なる１文字分のドツトパターンデータが、その周囲を意
味の無い０′°のドツトで囲まれた状態で記憶される。

この各レジスタ２１．２２．２３．２４．２５Ａ、　２
５Ｂへのデータセット、及び１文字バッファ３４への補
間対象文字パターンの取出しが終了した後、レジスタ２
２．２４に貯えられたイニシャルアドレスデータ（ｓｘ
、ｓｙ）が制御フリップフロップ３２の制御のもとにデ
ータセレクタ２７．３０より選択され、それぞれ対応す
るラッチ回路２８．３１にラッチされる。このラッチ回
路２８．３１に貯えられたドツトアドレスデータは、そ
の整数部の値がビット選択回路３５に与えられ、小数部
の値が補間テーブルＲＯＭ４０に与えられる。ビット選
択回路３５はその整数部の値にもとずいて１文字バッフ
ァ３４より１格子４点のドツト情報を選択し、補間テー
ブルＲＯＭ４０に供給する。この際、拡大時（ｄｘ、　
ｄＶ＜　１　）に於いては、ビット選択回路３５に、１
文字バッファ３４の原文字パターン格納領域外のアドレ
スを示す負の値が与えらることから原文字パターン格納
領域外のドツトを含む１格子４点のドツト情報よりドツ
ト選択を開始する。又、縮小時（ｄｘ、　ｄｙ＞　１　
）に於いては、ビット選択回路３５に、１文字バッファ
３４の原文字パターン格納領域内のアドレスを示す正の
値が与えらることから原文字パターン格納領域内の１格
子４点のドツト情報よりドツト選択を開始する。

補間テーブルＲＯＭ　４０は、上記ラッチ回路２８゜３
１からのＸ方向及びＹ方向の各オフセット値（計１０ビ
ット）とビット選択回路３５からの周囲４点のドツト情
報とドツトパターン認識部（ＤＳＰ＞からの１ピツトの
補間値切替選択信号とを入力情報１３− として、その内容に従う８ビツトの補間値を出力する。

この際、ビット選択回路３５より出力された１格子４点
のドツトパターンがドツトパターン認識部（ＤＳＰ）に
より認識され、第４図に示される如く特定のドツトパタ
ーンである際は、更にその周囲の格子の特定ドツトのオ
ン・オフ状態を認識して、そのドツト状態に応じた１ビ
ツトの補間値切替選択信号を出力する。即ち、例えば第
４図に示す如く、周囲４点のドツト（ＤＯ，ＤＩ、Ｄ２
゜Ｄａ）のうち、１点のみがオフ即ち“０”（図では白
抜きで示すＤＯ）である際は、更にその周囲の格子の特
定ドツト（Ｄａ、Ｄｂ　）のオン・オフ状態を認識し、
Ｄａ、Ｄｂ　＝　”　１　”であれば、第３図（ｄ）に
示すようなコーナタイプのテーブル（Ｔ１）を選択し、
又、Ｑａ、Ｑｂの少なくとも何れか一方が０″であれば
、第３図（ｆ＞に示すような斜形タイプのテーブル（Ｔ
Ｏ）を選択すべく補間値切替選択信号を出力する。又、
周囲４点のドツト（ＤＯ，ＤＩ、０２．Ｄａ　）のうち
、１点のみがオン即ち“１”（図では黒点で示すＤＯ）
であ１４− る際は、更にその周囲の格子の特定ドツト（Ｄａ。

Ｄｂ）のオン・オフ状態を認識し、Ｑａ、［）ｂ＝゛０
”であれば、第３図（ａ）に示すようなコーナタイプの
テーブル（Ｔ１）を選択し、又、Ｄａ。

Ｄｂの少なくとも何れか一方が“１°゛であれば第３図
（ｅ）に示すような斜形タイプのテーブル（ＴＯ）を選
択すべく補間値切替選択信号を出力する。このように、
４点のドツト領域内に位置する新たなドツトの補間値は
、その４点のドツトが上記したような特定のバ々−ンを
なすとき、更にその周囲のドツト状態によって定められ
る。そして上記補間テーブルＲＯＭ４０より出力された
８ピツト（Ｏ〜２５５レベル）の補間値はコンパレータ
４１Ａ、　４１Ｂに入力されて、それぞれ対応するレジ
スタ２５Ａ、　２５Ｂに貯えられた比較値即ち閾値（ｔ
ｈｌ、ｔｈ２）と比較され、補間値が閾値を越えていれ
ば意味の有るドツトであることを示す１”レベルの信号
を出力し、又、補間値が閾値を越えていなければ意味の
無いドツトであることを示す“０”レベルの信号を出力
する。ここでは、ｔｈｌ＞　ｔｈ２として、コンパレー
タ４１Ａより全階調のドツト情報を得、コンパレータ４
１Ｂより半階調のドツト情報を得ている。

一方、補１間テーブルＲＯＭ４０より補間値が選択出力
された後、ラッチ回路２８の内容とレジスタ２１の内容
とが加算回路２６により加算されるとともに、ラッチ回
路３１の内容とレジスタ２３の内容とが加算回路２９に
より加算され、その加算結果のデータが制御フリップフ
ロップ３２の制御のもとにそれぞれ対応するデータセレ
クタ２７．３０より選択されて、ラッチ回路２８．　’
３１にラッチされる。このように、補間テーブルＲＯＭ
４０より補間値が出力される毎に、ラッチ回路２８のア
ドレス値がレジスタ２１の値（刻み幅；ｄ×）に従って
更新されるとともに、ラッチ回路３１のアドレス値がレ
ジスタ２３の値（刻み幅：ｄｙ）に従って更新される。

このようにして、順次、補間テーブルＲＯＭ４０より出
力された補間値がコンパレータ４１Ａ、　４１Ｂにより
、レジスタ２５Ａ、　２５Ｂの閾値（【旧、ｔｈ２）と
比較され、新たなドツト情報が全階調、半階調の別に生
成される。

そして上記コンパレータ４１Ａ、　４４Ｂより出力され
た補間処理後の各新ドツト情報はそれぞれ対応するレジ
スタ４２Ａ、　４２Ｂに貯えられ、１バイト単位でＣＰ
Ｕバス１２上に出力される。このＣＰＵバス１２上に出
力された補間処理後の新ドツト情゛報はＣＰＵ１０の制
御のもとに順次メインメモリ１１内の予め定められた文
字パターン保存領域に全階調、半階調の別に貯えられた
後、表示１１Ｊｉ１１回路１３の制御の下にフレームメ
モリ１４Ａ、　１４Ｂに別個に記憶され各々パラレル−
シリアル変換回路１５を介して、ＣＲＴ表示部１６のビ
デオ回路に送出されて、合成され表示出力される。これ
により、ＣＲＴ表示部１６の表示画面には、レジスタ２
５Ａに貯えられた比較値（ｔｈｌ　）以上の補間値をも
つドツトかが全階調で表示され、レジスタ２５Ａに貯え
られた比較値（ｔｈｌ）からレジスタ２５Ｂに貯えられ
た比較値（ｔｈ２）の範囲内にある補間値をもつドツト
のみが半階調で表示される。このように半階調部分を伴
う文字が指定された拡大・縮小倍率をもって表１７− 示出力され、具体的には、例えば第５図に示す如く、斜
線部分に於ける階段状の形成部に於いて、その括れ部分
を半階調ドツト（ｈｄ）で表現した湧らかな傾斜線をも
つ文字表現が可能となる。

又、コンパレータ４１Ａより得た文字パターンドツトと
コンパレータ４１Ｂより得た文字パターンドツトとの排
他的論理和をとることにより、白抜き文字パターンを容
易に得ることができる。

又、コンパレータ４１Ａのみを用いてドツト補間した文
字パターンを得ることも可能であり、この際、例えばレ
ジスタ２５Ａに、拡大・縮小倍率の逆数を８１出力され
る文字パターンの最小線幅をＡ、補間最大値をＫとした
とき、Ｔ＝　（１−（ＳＡ／２））Ｋで与えられる値Ｔをセットすることにより、拡大・縮小
された文字に対し、常にバランスのとれた最適線幅の文
字パターンが得られる。

上述したようなドツト補間処理動作により、ドツト補間
後に於ける文字パターンは、斜線部分に於ける階段状の
括れが目立たず、しかも角部が欠１８− ◆− けることもなく、非常に認識し易いものとなり、本来の
文字形態に極めて近い高度の文字表現が可能となる。又
、拡大・縮小倍率及び複数の階調度等も非常に細かい値
で設定でき任意の大きさの文字を容易に得ることができ
るとともに、レジスタ２１、２２．２３．２４．２４．
２５Ａ　、　２５Ｂのうちの１個又は複数個を任意選択
的に指定して、その値をＣＰＵ１０の制御の下に順次、
又は選択的に変えてゆくことにより、文字の拡大・縮小
のみならず、線太、線細、更には任意比率の長体、平体
、任意角の斜体、下揃え斜体、回転等の文字表現が容易
に可能となり、高度な文字修飾が出来る。例えばレジス
タ２１．２３の値を２：１に設定すれば、横幅に対し縦
幅を２倍にした長体文字が得られ、又、レジスタ２１．
２３の値を１　：　１．２に設定すれば、縦幅に対し横
幅を１．２倍した平体文字が得られる。又、レジスタ２
２の値を１スライス毎に順次変化させることによって所
望する斜体文字が得られ、レジスタ２２、２４の値を順
次変化させることによって任意の回転角をもった文字を
得ることができる。

尚、上記した実施例に於いては、補間値との比較をとり
新ドツト情報を得るための回路を２組設けて、２つのコ
ンパレータ４１Ａ、４１Ｂより同時に２種のドツト情報
を得る構成としたが、これに限らず、例えば上記比較手
段を１組のみとし、比較値を書換えることによって同一
文字フォントに対し複数種の文字パターンを順次得るよ
うにしてもよい。

［発明の効果コ以上詳記したように本発明のドツト補間制御方式によれ
ば、規定されたドツトマトリクス構成の文字フォントを
扱う装置に於いて、ドツトパターンメモリに格納された
任意文字フォントのドツト補間及び修飾を高い文字品質
を保ちつつ、しかも任意の拡大・、縮小倍率にて容易に
行なうことができ、装置のコストパフォーマンスを大幅
に向上できる。

【図面の簡単な説明】

第１図（ａ）乃至（Ｃ）はそれぞれ従来のドツト補間処
理手段を説明するための図、第２図は本発明の一実施例
に於ける要部の構成を示す回路ブロック図、第３図（ａ
）乃至（ｆ）、第４図、及び第５図はそれぞれ上記実施
例の動作を説明するためのもので、第３図（ａ）乃至（
ｆ）はそれぞれ補間処理により生成される新たなドツト
を囲む１格子４点のドツト情報（ドツトパターン）と補
間テーブルＲＯＭ４０に設定された補間値のレベル区分
とテーブルタイプとの関係を示す図、第４図はテーブル
タイプの選択切替動作を説明するための図、第５図は半
ｍｍ表示によるドツトパターンの補償例を示す図である
。１０・・・ＣＰＬＩ、１１・・・メインメモリ、１２・
・・ＣＰＬＪバス、１３・・・表示制御回路、１４・・
・フレームメモリ、１５・・・ＣＲＴ表示部、２１〜２
４・・・レジスタ、２５Ａ、　２５Ｂ・・・レジスタ、
２６・・・加算回路、２７・・・データセレクタ、２８
・・・ラッチ回路、２９・・・加算回路、３０・・・デ
ータセレクタ、３１・・・ラッチ回路、３２・・・制御
フリップ７０ツブ、３３・・・漢字パターンメモリ、３
４・・・１文字バッファ、３５・・・ピット選択回路、
３６・・・ラッチ回路、３７・・・判別制御回路、３８
・・・ラッチ回路、３９・・・ドツト判別２１− 回路、４０・・・補間テーブルＲＯＭ、４１Ａ、４１Ｂ
・・・コンパレータ、４２Ａ　１４２Ｂ・・・レジスタ
、ＤＳＰ・・・ドツトパターン認識部。出願人代理人　弁理士　鈴江武彦２２− 第５図・・

Claims

【特許請求の範囲】

（１）　所定ドツトマトリクス構成の文字パターンデー
タを貯えるドツトパターンメモリと、このドツトパター
ンメモリから任意の位置に於ける互いに隣接する４点の
ドツト情報を得る手段と、前記４点のドツト情報から当
該４点で囲まれた領域内に於ける複数ビットからなる補
間値を得る手段と、前記補間値との比較を行なうための
比較値を記憶する記憶手段と、前記補間値と比較値とを
比較し、ドツトオン又はドツトオフを示す判定出力を得
る補間値比較手段とを具備してなることを特徴とするド
ツト補間制御方式。
（２）　前記記憶手段に記憶された比較値を書換えるこ
とにより前記補間値比較手段からの出力値を制御するこ
とを特徴とする特許請求の範囲第１項記載のドツト補間
制御方式。
（３）　前記比較値を記憶する記憶手段と、前記補間値
と比較値とを比較し、ドツトオン又はドツトオフを示す
判定出力を得る補間値比較手段とを複数組設け、当該複
数組の補間値比較手段より得られる各判定出力を用いて
複数種のドツト情報を得ることを特徴とする特許請求の
範囲第１項記載のドツト補間制御方式。
（４）　前記記憶手段の比較値を拡大・縮小倍率に応じ
て変化せしめる特許請求の範囲第２項記載のドツト補間
制御方式。
（５）　拡大・縮小倍率の逆数をＳ、出力される文字パ
ターンの最小線幅をＡ、補間最大値をＫとしたとき、前
記比較値を記憶する記憶手段には、Ｔ＝　（１−（ＳＡ
／２））Ｋで与えられる値Ｔをセットすることを特徴とする特許請
求の範囲第４項記載のドツト補間制御方式。
（６）　前記複数組の補間値比較手段より得られる各判
定出力により階調の異なる複数種のドツト情報を得るこ
とを特徴とする特許請求の範囲第３項記載のドツト補間
制御方式。
（７）　前記複数組の補間値比較手段より得られる各判
定出力の排他的論理和演算により白抜き文字のドツトパ
ターン情報を得ることを特徴とする特許請求の範囲第３
項記載のドツト補間制御方式。