JPS6084647A - 構造体メモリ管理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は任意長データを動的に割シ付ける動的メモリ管
理装置に関するものである。

近年、知的システムへの関心の高ｔ、ｂとともに、任意
長の構造体データを指定できるプロローグが注目されて
いる。

例えば、プロローグでは、かごの中にシんご′ゞみかん
′、゛なし′が入っている状態を構造休場゛かご′、峨
素数３の構造体を使って次のように表現できる。

かご（りんご、みかん、なし） さらに、太部がこのかご金持っているという事実を、構
造休場゛ｊ１１つ′、侠素数２の構造体を用いて次のよ
うに記述できる。

持つ（太部、かご（シんご、みかん、なし））プロロー
グは、このような任意個の要素を持つ構造体を用いるこ
とによりデータの記述を容易にしている。

一方、プロローグを実行すると多数の構造体が、動的に
生成・消滅する。消滅したイノ４造体全メモリ中に放置
して、生成された構造体に新たなメモリ領域を割シ当て
ると、構造体の領域として多量のメモリセルが必要とな
る。七とで、メモリセルの使用効率金高めるために、構
造体が消滅した結果、使用済みとなったメモリセルを回
収し、再度、構造体全格納可能にするためにカーベージ
コレクション処理が行なわれる。しかし、カーベージコ
レクション処理にかかる処理コストは大きく、全体の処
理コストの３０から５０％以上になる場合がある。

以下に構造体の実現方式と従来のカーベージコレクショ
ン処理について記ス。

構造体を実現するだめの良く知られた実現方式の１つと
して、ｌｉ＞」足長の領域をポインタで複数個つなぐ方
式がある。以下、この方式ｋｇｌの構造体実現方式と称
す。第１の構造体実現方式の例として、２進木リストを
用いた方法を説明する。

第１図に２進木リス）１０ｉ用いて構造体持つ（太部、
かご（りんご、みかん、なし））を表現した時の概念図
を示す。この方式の最大の特徴は、メモリセルｋ　５ｈ
ｉ保する単位が固定長となっているため、未使用領域が
連続領域になくてもよい点にある。すなわち、ガーベー
ジコレクションによシ使用済みメモリセルを回収する作
朶は、固定領域（２進木リストでは連続しだ２セルの領
域）をポインタで結ぶだけでよい。

しかしながら、第１の構造体実現方式は、構造体の要素
をアクセスする除のポインタを辿るオーバヘッドが大き
いという欠点を持つ。例えば、構造体のｎ番目の要素を
アクセスするためには、ポインタｆｎ回辿らねばならず
、メモリアクセスネックの要因となる。

第１の構造体実現方式の欠点を解消する他の方式として
は、構造体の要素を連続領域に並べ、各要素へのアクセ
スをヘッダ部からのオフセットで行なう方式が知られて
いる。以下、この方式ｋｊ４２の構造体実現方式と称す
。

第２図は、第２の構造体実現方式による構造体持つ（太
部、かご（りんご、みかん、なし））を表現した概念図
である。第２図において、２０は構造体温領域、２１は
要素数饋域、２２はゴーベージコレクション時にその構
造体が使用中又は、使用済みであることを示すために使
用するマークビット、２３はデータ部を表わす。構造体
温領域２０、要素数領域２１およびマークピット２２の
３つの領域を会わせて、以下、特にヘッダ部と称す。

第２のイＪり遺体実現方式では、構造体はヘッダ部と構
造体の各要素を格納するデータ部２３が１つの連続頭載
に割シ当てられている。しノこがクーロ構造体を要素と
して宮むときは榴危本ヘッド部へのポインタを要素とし
て格納する。又、構造体データ部中の要素へのアクセス
はヘッダ部、がらのオフセットを用いて高速に行なうこ
とができる。

しかしながら、第２の構造体実現方式では構造体は任意
長の連続頭載に格納される必要があるため、使用中領域
をリロケートして未使用領域を１ツニスるカーベージコ
レクション処理のオーバヘッドが大きいという問題を持
つ。又、構造体の性質上１つの構造体を複数の構造体が
共有する可能性がある。

第３図（１１、（２）は、構造体Ａと構造体Ｃが構造体
Ｂを共有している時のガーベージコレクションによるメ
モリ領域の遷移を示す概念図である。第３図において、
３０はメモｌＪ、３１は使用中の構造体領域、３２は使
用済みあるいは未使用の領域を示す。

第３図（１）はガーベージコレクションを行なう前のメ
モリ状態、第３図（２）はガーページコレクションを行
なった後のメモリ状態を表わす。

第２の構造体実現方式におけるガーベージコレクシコン
の方式を説明する。ガーページコレクションの第１の処
、畦は、現在使用中の４７Ｍ造体全てに印を付けること
である。これは、主プロセツサが処理を行なう時に、現
在使用中の構造体の情報を格納するスタックを調べて、
スタ、りから（２）接又は、間接に参照されている構造
体のマークピット領域をセットすることにより実現され
る。

上記ガーベージコレクションの第１の処理でマークピッ
トがセットされなかった８１７造体は、［史用済み領域
として回収できる。しかし、［６１定領域を用いた前記
第１の構造体実現方式のように単に使用済み領域をポイ
ンタで結ぶだけでは、次に新しい構造体を格納する連続
領域を何保することができなくなる。したがって、未使
用領域を］つの連続領域にまとめるだめに第３図（１）
と第３図（２）に図示しであるように、使用中の構造体
３１をリロケートして１つの連続した使用済み領域３３
を作る必要がある。

第２の構造体実現方式の問題点は構造体をリロケートす
る際にリロケートした構造体を指すポインタを全て書き
換える必要があることである。

本発明の第１の目的は構造体要素へのアクセスが高速で
、かつカーベージコレクション処理時の使用中領域のリ
ロケート処理のオーバーヘッドを小さくすることにある
。

本発明の第２の目的は主プロセツサによる構造体の処理
とメモリ管理装置のりロケート処理を３１し列処理する
ことにある。

さらに、本発明の第３の目的はメモリ使用効率を常に旨
い状態に保つ旨速動的メモリ管理機能を提供する構造体
メモリ管理装置ａを提供することにある。

本発明によれば固定長のヘッダ部と任意長のデータ部と
から成る構造体を貯える主記憶と、前記主記憶上の構造
体を受け処理する主プロセツサと、前記主記憶上のデー
タの一部を貯え、前記主プロセツサに一時的未使用領域
を提供するキャッシュメモリと、前記主記憶上の使用中
領域と未使用領域の情報を保持するピットマツプ・メモ
リと、前記主記憶上の未使用領域の先頭アドレス情報と
サイズ情報を保持するセルと前記セルが持つ未使用領域
のサイズの値で複数のグループに分類し、谷グループご
とにグループに属するセルをポインタでつないだ未使用
領域リストと、論理的に１つの連続領域となっている構
造体の副別名と前記主記憶上の構造体格納領域の先頭ア
ドレス情報とサイズ情報を格納するブロック管理テーブ
ルと、前記主記憶の動的割り付は処理とガーベージコレ
クション処理の制御を行なう制御を備え、前記主プロセ
ツサが新しい構造体を生成する時に１）ＩＪ記ギャッシ
ュメモリに前記構造体の領域を確保し前記主プロセツサ
での処理を続行することと並行して、前記制御部が前記
ブロック管理テーブルに前記構造体の識別番号を割シ当
て前記未使用領域リストを使用して前記主記憶上に格納
領域を確保することと、 カーベージコレクション処理時のりロケーション処理に
おいて前記制御部がビットマツプ・メモリを使って前記
主記憶上の使用中領域を捜し、リロケート処理を行なう
ことを特徴とする構造体メモリ管理装置力ｙ′γ％、、
、、１じ先次に、本発明の構造体メモリ管理方式につい
て図面を用いて説明する。

第４図は、本発明の構造体メモリ管理装置における構造
体実現の一例である。ブロック管理テーブル４０の各語
は、構造体の識別番号４１．構造体のサイズ４２と構造
体を格納している主記憶１１０上の連続領域の先頭アド
レス４３を保持している。

第４図では、構造体持つ（太部、Ｘ）”と”構造体持つ
（花子、Ｘ）”が構造体゛かご（りんご、みかん、なし
）”を共有している状態を示している。“かと”に関す
る構造体ヘッダ部４５の構造体多領域には”かと”であ
ることを示す値”１”と構造体の要素数領域には要素数
”３′が格納されている。データ部４６には構造体の要
素が格納されている。

構造体−持つ（太部、Ｘ）″と゛持つ（花子。

Ｘ）″が構造体“かご（シんご、みかん、なし）”を共
有するために、構造体”持つ（太部、Ｘ）”の第２要素
５０と”持つ（花子、Ｘ）”の第２要素５１には、構造
体を構成する一つの要素であることを示す情報と共に構
造体゛かと（シんご、みかん、なし）′の識別番号”１
′が格納されている。

構造体は主記憶１１０上の連続領域に格納されているた
め、構造体の識別番号と要素番号を使って、構造体の要
素を高速にアクセスすることができる。

又、従来の第２の構造体実現方式では、リロケートされ
た構造体を共有していた他の構造体の要素を変更する必
要があったから、構造体の共有が非常に多い処理では、
リロケート処理の負荷が非常に大きかった。

しかし、本発明の構造体メモリ管理装置ではブロック管
理テーブル４０によって構造体識別番号と主記憶１１０
上の格納領域の先頭アドレスの関係を管理しているため
、ゴーベージコレクション処理時のリロケート処理にと
もないリロケートされた構造体を共有している他の構造
体の要素領域のアドレス情報の書き換え処理が不用とな
っている。

第５図は、第４図の状態の主記憶１１０をガーベージコ
レクシ百ン処理した状態を示す図である。

構造体“持つ（太部、Ｘ）”の第２要素５０と構造体“
持つ（花子、Ｘ）”の第２要素５１の内容を変更する必
要がない。この結果、構造体”かと”のりロケート処理
では、主記憶１１０上の”かとＣＤＡ、と、みかん、な
し）”を示す４メモリセルから成る構造体データを転送
する処理と、転送対象になった“かご”の構造体ヘッダ
部４５に格納されている構造体の識別番号″１″をアド
レスとしてブロック管理テーブル４０の対応する語の先
頭アドレス４３を書き換える処理だけで済む。

”かと（シんご、みかん、なし）′を共有している２つ
の構造体持つ”の要素５．０．５１を構造体”かと（り
んご、みかん、なし）″のすロケートによって更新する
必要はない。従来の装置では、構造体“かご（シんご、
みかん、なし）”のりロケートの際に２つの構造体”持
つ”の要素５０゜５１が構造体゛かご（シんご、春がん
、なし）″を指すように要素５０，５］の内容を更新す
る必要があった。従来装置の問題点は、要素５０．５１
の内容を更新する誉き換え処理の負荷も大きいが、それ
以上に、更新すべき要素５０．５１を捜し出す処理の負
荷が大きいことである。

本発明では、これまでの説明で示した要素５０゜５１の
書き換えに伴い必要となる処理を不要にし、リロケート
処理の負荷を小さくしている。

第６図は、本発明の構造体メモリ管理装置における物理
壁間処理の一実施例を示す図である。第６図では、未使
用領域をサイズが２１以下のグループ、（２’＋１）以
上２２以下のグループ、　（２”＋　１　）以上のグル
ープの３つに分けて、３本の未使用領域リス）　７１．
７２．７３を構成している。

各未使用領域リス）７１，７２．７３は第１セルへのポ
インタを保持しでいる第１セル診照レジスタ７４．７５
．７６によシ、セル６１の追加、消去が行なわれる。セ
ル６１は、そのセルが管理している未使用領域の先頭ア
ドレス６２．サイズ６３１次のセルへのポインタ６４を
保拐している。

主起ｔ８１１０土の使用領域７０と未使用領域６９０分
布はどットマノプ６５で処理しており、１（用枳域に対
応したビット列６７の値”ｌ”、未使用領域に対応した
ビット列６６の値を”０”にすることで主記憶１１０上
の領域の動的割シ付けを管埋する。

又、ゴーベージコレクション処理時のりロケート処理の
時、使用中領域を捜す時にピットマッグ６５を調べるこ
とでリロケート処理を篩速化できる。

第７図（、）　、　（ｂ）は動的領域割り付は処理を行
なう時の未１史用碩域リストの動らきを示した図である
。

第７図（ａ）は割シ付は前、第７図（ｂ）は割シ付は後
の状態である。第７図は新しく生成する４４４造体のサ
イズが＠３″の時の処理の様子でめる。新しく生成する
構造体のサイズ″３″から未使用頭載リストの第１セル
アクセス用の第１セル参照レジスク７５を選択し、未使
用領域のサイズが（２’＋１）以上。

２を以下の未１吏用１直域を管理している未使用領域す
ストア２をアクセスし、第１セル８２が新しく生成する
構造体を格納することが可能なことを確認し、第１セル
８２が管理している主記憶１１０上の未使用領域８４の
先頭アドレスからサイズ３″の領域８７を割シ付ける。

それから、未使用領域８４を管理していた未使用領域リ
ストア５の第１セル８２を消去し、弗２セル９０を参照
するポインタを第１セル参照レジスタ７５にセットする
。未使用領域８４のうち新しく生成する構造体の格納領
域に使用されず未使用のまま残された領域８６を、その
サイズ“１”から、サイズが２１以下の未使用・領域を
管理している未使用領域リストア４の第１セル８５とし
て管理情報を格納したセルを追加する。このように、未
使用領域リストドピットマツプの２つで主記憶の使用状
況を管理することで、動的領域割シ付は時の未使用領域
を捜す処理とゴーベージコレクション処理時のリロケー
トする使用領域を捜す処理を高速化することができる。

第８図は本発明の構造体メモリ管理装置の一実施例のブ
ロック図である。

本発明の構造体メモリ管理装置は構造体の処理を行なう
プロセッサ部１３０と、主記憶１１０上の物理空間の管
理を行なうメモリ型理部１３１と、主記憶１１０から構
成されている。

プロセッサ部１３０は、構造体の処理を行なう主プロセ
ツサ１２４と、主記憶１１０上のデータの一部を保持し
、主プロセツサ１２４が高速に構造体をアクセスさせた
シ、ガーベージコレクション処理中に一時的な未使用領
域を提供するキャッジ−メモリ１２３から構成されてい
る。

メモリ管理部１３１は、主記憶１１０上の使用中領域と
未使用領域の情報を保持するビットマツプ・メモリ１１
２、未使用領域の先かアドレスとサイズを保持するセル
で構成されたリストを保持する未使用領域リスト・メモ
ＩＪ　１２１　、構造体の識別番号と主記憶１１０上の
格納領域の先頭アドレスの関係を保持するブロック管理
テーブル・メモリ１２２とゴーベージコレクション処理
時の制御を行なう制御部１２０を主要ユニットとして持
つ。この他に、リロケート処理時にリロケート−ｇれる
データを退避するデータ退避レジスタ１１１、構造体が
格納されている主記憶１】０上の連続領域の先頭アドレ
スと連続領域内のオフセットから物理フドレスを生成す
る演算ユニッ）１１３．新しく生成する構造体のサイズ
から最適な未使用領域リストを選択する未使用ｐｆｆｌ
ｆｆｌトリスト選択ユニットを構成ユニットとして持つ
。

データバス１００は主記憶１１０．データ退避用レジス
タ１】１．アドレスバス１０２．プロセッサ部データバ
ス１０７間のデータ転送用である。内部アドレスバス１
０１は演算ユニット１１３が生成した物理アドレスを主
記憶１１０とビットマツプ・メモリ１１２へ送るだめの
バスである。

アドレスバスｌ　０２は、データバス１００を介して主
記憶１１０．ブロック・Ｕ理テーブル・メモリ１２２゜
プロセッサ部アドレスバス１０８．未使用領域選択ユニ
ッ）　１１９　、　償’ｌＪ−ユニッ）　１１３　、　
ｆｌ＋ｌＪ御ハス１０６を介して制御部１２０間の構造
体鐘別番号と構造体内オフセット転送用である。

オフセットバス１０３は、プロセッサ部１３０がアドレ
スバス１０２を介して又は、制御部１２０が制御バス１
０６を介して、主記憶１１０又はビットマツプ・メモリ
１１２上の１つの連続領域の複数要素を連続してアクセ
スするためのオフセットアドレス送信用である。

ｌｉｔアドレスバス１０４は、ブロック・ｌｉｄテーブ
ル・メモリ１２２の使用領域先頭アドレス格納領域１１
７又は未使用領域リスト・メモ！Ｊ１２１の未使用領域
先願アドレス格納領域１１４又は、制御部１２０が制御
バス１０６を介して送ってくる連続領域の先頭アドレス
を演算ユニット１１３へ送るものである。

ポインタバス１０５は、未使用領域リスト選択ユニッ）
１１９上の未使用領域リストの先頭セル格納アドレスを
保持しているレジスタの内容を使って未使用領域リスト
・メモリ１２１をアクセスしたり、制御部１２０が制御
バス１０６を介して、レジスタの内容を変更するだめの
ものである。

制御バス１０６は制御部１２０にアドレスバス１０２゜
ブロック管理テーブル・メモリ１２２０使用領域サイズ
格納領域１１８．ポインタバス１０５．未使用領域リス
ト・メモリ１２１の未使用領域サイズ格納領域１１５．
ポインタ頭載１１６．先顧アドレスバス１０４、オフセ
ットバス１０３．ビットマツプ・メモリ１１２をアクセ
スさせるだめのバスである。

プロセッサｉｔ（データバス１０７ｉｌ：、主プロセツ
サ１２４、キャッジ−メモリ１２３．データバス１００
を介して主記憶１１０間のデータ転送を行なうだめのバ
スである。

プロセッサ部アドレスバス１０８ｕｌＥプロセッサ１２
４がキャッシュメ七り１２３又は、アドレスバス１０２
ヘアクセスする構造体の―、別１１〒号と要素番号を送
るだめのバスである。

通常の主１己憶１１０のアクセス動作は、プロセッサ部
１３０がプロセッサ部アドレスバス１０８とアドレスバ
ス１０２を介してブロック管理テーブル・メモリ１２２
ヘアクセスする＋７＃　蚕体の識別番号を送る。ブロッ
ク管理テーブル・メモリ１２２は送られて来た構造体識
別番号をラッチして、１吏用領域先頭アドレス格納領域
１１７からその酢別ｒ１♀号を持つ構造体が格納されて
いる主記憶、１１０上の連続領域の先頭アドレスを先頭
アドレスバス１０４に出力する。魚ｊネユニ、１−１１
．３は、光り↓１アＩ・レスバス１０４上の先（自アド
レスと主プロセツサ１２４がプロセッサＡ、（ｌｉアド
レスバス１０８．アドレスバス１０２を介してオフセッ
トバス１０３へ送信して来た構造体内オフセットを使っ
て物理アドレスを生成し、主起ｔは１１０へ送信し、プ
ロセッサ部１３０が主起１．φ、１１０をアクセスする
。

動的領域肌シ伺は処理は、プロセッサ部］３０がプロセ
ッサ部アドレスバス１０８．アドレスバス１０２を介し
て未使用頭載リスト選択ユニット１１９へ新しく生成す
る構造体のサイズを送る。未使用領域リスト力〈択ユニ
、ト１１９は受け取ったサイズから酸適な未使用領域リ
ストを決定し、その第１セルのアドレスを未使用領域リ
スト・メモリ１２１へ送る。制御部１２０は未使用１頂
戴りストフへ択ユニット１１９と並行して新しく生成さ
れる１１９造体のサイズを受け取る。次に、制御部１２
０は未使用領域リスト・メモリ１２１の未使用領域サイ
ズ格納領域１１５から、未使用領域リスト選択ユニッ）
　１１９によシ決定された未使用領域リストの第１セル
が持つ未使用領域のサイズを読み出し、新しく生成する
構造体のサイズと比較する。

その未使用領域が割り利は不円能な時は、制御部１２０
がポインタ・領域１１６の価を使って、未使用領域リス
ト・メモリ１２１をアクセスして、次のセルを調べる。

割シ付は可能な時は、ｆ！ｉｌＪ両部］２０が未使用の
構造体識別番号をブロック管理テーブル・メモリ１２２
へ送如１次のステップで未使用１ｗｌ域先顧フ′ドレス
格納領域１１４の値を使用領域先卵アドレス格納領域１
１７へ書き込む処理と、制御部】２０が使用領域サイズ
格納領域１１８に構造体のサイズを・註き込む処理が行
なわれる。最後のステップで演算ユニット１１３を通過
した未使用領域先頭アドレス格納領域１１４の値を使い
制御部１２０がビットマツプ用メモリ１１２に、−き込
み処理を行ない、ビットマツプの更新を行なう。

リロケート処理の時の動作は、制御部１２０が演算ユニ
ット１１３を介して、ビットマツプ・メモリ１１２ヘア
ドレスを送り、使用領域を捜す。

使用領域を発見すると使用領域の先頭アドレスを制御部
１２０が演算ユニット１１３を介して、主記憶１１θへ
送り、主記憶１１０上の構造体ヘッダ部に格納されてい
る構造体識別番号をブロック管理テーブル・メモリ１２
２へ送るのと並行して、構造体へ、ダ部をデータ退避レ
ジスタ１１１へ退避する。

次のステップで、制御部１２０はリロケート先のアドレ
スを演算ユニット１１３を介して主記憶１１０とビット
マツプ・メモリ１１２と使用領域先頭アドレス格納領域
１１７へ送シ、−使用領域先頭アドレス格納領域１１７
の書き換えと、主記憶１１０上での構造体ヘッダ部のリ
ロケートとビットマツプ・メモリ１１２の井き換えを行
なう。

この後、制御部１２０は演算ユニッ）　１１３を介して
主記憶１１０とビートマツプ・メモリ１１２ヘアドレス
を送シながら、構造体のデータ部のデータをデータ退避
レジスタ１１１へ退避して次のステッブで、データ退避
レジスタ１１１上のデータ全リロケート光へ書き込む処
理を繰り返し、１つの使用領域のリロケートを終了する
。

全ての使用領域のりロケートが終了後に、制御部１２０
は、未使用領域リスト選択ユニッ）１１９に登録されて
ｂる未使用領域リストを全て消去し、リロケート処理の
結果１つにまとまった未使用領域のサイズに対応する未
使用領域リストのセルを未使用領域リスト・メモリに書
き込んで、未使用領域リスト選択ユニット１１９に登録
する。

このリロケート処理の間、プロセッサ部１３０は独立し
た形で主プロセツサ１２４がキャッシュメモ！ｉ２３を
使用して構造体の処理を行なう。

以上のように、本発明の構造体メモリ管理方式は、動的
領域側υ付は処理を高速に処理できる特徴と、ゴーベー
ジコレクション処理時のリロケート処理で、リロケート
対象の構造体を指示しているデータが多く存在している
時に、リロケート処理に伴ってデータの指示内容を順次
変更することを不要にしたことによシリロケート処理の
負荷を小さくできる特徴と、リロケート処理中、プロセ
ッサ部がメモリシステムから切り離されて、構造体の処
理を並行して行なう特「改を持っている。

【図面の簡単な説明】

第１図は、従来の第１の構造体実現方式により構造体 持つ（太部、かご（りんご、みかん、なし））を実現し
た時の概念図、第２図は、従来の第２の構造体実現方式
によシ構蚕体 持つ（太部、かご（、！７んご、みかん、なし））を実
現した時の概念図、第３図（１１、（２＋は、従来の構
造木Ａと構造体Ｃが構造体Ｂを共有している時のガーベ
ージコレクション処理によりメモリ領域の状態遷移を示
しだ概念図である。第４図は、本発明の構造体メモリ管
理装置における構造体実現の一例を示す概念図である。 第５図は、第４図の状態の主記憶をリロケート処理した
結果を示した概念図である。第６図は、未使用領域リス
トとビットマツプの組みによる主記憶管理の様子を示し
た概念図である。第７図（ａ）　、　（ｂ）は、未使用
領域リストによる動的領域割り付けの様子を示した概念
図である。第８図は本光明の構造体メモリ管理装置の一
実施例のブロック図である。 １００はデータバス、１０１は内部アドレスバス。 １０２はアドレスバス、１０３はオフセットバス。 １０４は先頭アドレスバス、１０５はポインタバス。 １０６は制御バス、１０７はプロセッサ部データバス。 １０８はプロセッサ部アドレスバスである。 １１０は主記憶、１１１はデータ退避レジスタ。 １１２はビットマツプ・メモリ、１１３は演算ユニッ）
　、１１４は未使用領域先頭アドレス格納領域。 １１５は未使用領域サイズ格納領域、】１６はポインタ
領域、１１７は使用領域先頭アドレス格納頭載。 １１８は使用領域サイズ格納領域、１１９は未使用領域
リスト選択ユニッ）　、１２０は制両部、１２１はアド
レス・ラッチ機能を持った未使用領域リスト・メモリ、
１２２はアドレス・ラッチ機能を持ったブロック管理テ
ーブル・メモリ、１２３はキャッシュメモリ、１２４は
主プロセツサである。 １３０はプロセッサ部、１３１はメモリ管理部を示して
いる。 第１図 １０ 第２図 第３図 （１）　（２） 第４図 オフ図 ７Ｉ （ａ） （ｂ） ７８図　１３０

Claims (1)

1. 【特許請求の範囲】 固定長のヘッダ部と任意長のデータ部とから成る構造体
   を貯える主記憶と、 前記主記憶上の構造体全労は処理する主プロセツサと、 前記主記憶上のデータの一部を貯え、前記主プロセツサ
   に一時的未使用領域を提供するキャッジ−メモリと、 前記主記憶上の使用中領域と未使用領域の情報を保持す
   るピットマツプ・メモリと、 前記主記憶上の未使用領域の先頭アドレス情報とサイズ
   情報を保持するセルと、前記セルがｈつ未使用領域のサ
   イズの値で複数のグループに分類し、各グループごとに
   グループに属するセル全ポインタでつないだ未使用領域
   リストと、論理的に１つの連鉱領域となっている構造体
   の識別名と前記主記憶上の構造体格納領域の先頭アドレ
   ス情報とサイズ情報を格納するブロック管理テーブルと
   、前記主記憶の動的割シ付は処理とガーベージコレクシ
   ョン処理の制御を行なう制御部を備え、前記主プロセツ
   サが新しい構造体を生成する時に前記キャッジ−メモリ
   に前記構造体の領域を確保し前記主プロセツサでの処理
   を続行することと並行して、前記制御部力１゛′前記ブ
   ロック管理テーブルに前記構造体の識別番号を割シ尚で
   前記未使用領域リストラ使用して前記主記憶上に格納領
   域を確保することと、 ゴーベージコレクション処理時のりロケーション処理に
   おいて前記制御部がビットマツプ・メモＩＪ　ｋ使って
   前記主記憶上の使用中領域を捜し、リロケート処理を行
   なうことを特徴とする構造体メモリ管理装置。