JPS6085639A - 位相変換回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の属する技術分野の説明〕 本発明は、ディジタル通信の分野において。

伝送路のディジタル信号を局内のフレーム構成に揃える
フレーム整列回路の出力信号であるディジタル信号に追
従してタイミング情報の位相を変換する位相変換回路に
関するものである。

〔従来技ｔ・；ｊの説明〕

現在９日本国及び米国の伝送路は１．５４４　Ｍｂｐｓ
が主流であり、この伝送路のフレームは、声音信号の標
本化周波数である８ＫＨ２を１周期とする端局フレーム
と、交換機の制御□□情報を伝達する信号ビットの盗用
（ｂｉｔ　５ｔｅａｌ）されているフレーム位置を知る
ための１．５ｍ５ｅｃ周期のマルチフレームとにより構
成されており、端局フレームの最初の１ビツトに上記の
端局フレームとマルチフレームの位置を知るために同期
パターンが挿入されている。この同期パターンは端局フ
レームの交互に端局フレーム用の同期パターンとマルチ
フレーム用の同期パターンが挿入されている。そこで過
去においては端局フレームとマルチフレームの同期は別
々に取るのが一般的であったが、現在ではチャネル情報
の周期性によっては疑似同期に入る可能性があるためと
集積回路の進歩から、端局フレームの同期パターンとマ
ルチフレームの同期パターンを一つの同期パターンとみ
なして同期を取る方式が一般的となっている。さらに現
在では１時分割交換機の発達により各局の交換機及び交
換機インタフェースを受け持つ伝送装置の動作速度をマ
スター局の速度に統一することが必要となり、各エース
を受け持つ伝送装置は時分割交換機のために、対向の局
から伝送されてくる位相不確定のディジタル信号のフレ
ーム位相を揃えるフレーム整列回路を持っている。交換
機の交換する情報がチャネル情報であるため、フレーム
整列回路は８　ＫＨｚ周期の端局フレームのレベルで位
相を揃えるのが通常ヤある。アレーン・整列回路では伝
送路の長期位相変動を吸収するために２端局フレーム分
のエラスティックメモリを持って伝送路側タイミングで
書き込み、交換機側タイミングで読み出し、書き込みと
読み出し位相が接近した時には１端局フレーム書き込み
、又は読み出しの位相をとばすこという操作を行うこと
により１端局フレームのヒステリシスを持たせるスリッ
プ制’ｆｉｌｌの方法が考えられている。

ところが、１．５４４Ｍｂｐｓ伝送路の受信部では、前
にも述へた様に＋　Ｗｌｆｉ局フレ一フレームチフレー
ムの同＋１１Ｊパターンを一つの同期パターンとみなし
てマルチフレームのレベルまで位相同期がとられている
。

よって、信号ピッ１−を交換機側タイミングに交換する
方法としては、第１に、フレーム整列　゛回路を通過し
た後に再度マルチフレームの同期を取る方法と、第２に
チャイル情報のフレーム整列回路と同様に信号ビット用
のマルチフレーム整列回路を別途設ける方法とが考えら
れ、従来実施されていた。

しかしながら　ｆｆＭ　１の方法は再度マ、イレチフレ
ーム同期を取る必要があり、マルチフレーム同期回路を
要する。他方、第２の方法は信号ビット用のエラスティ
ックメモリ及びその書き込み。

読み出しの制御回路と位相制御回路を必要とした。

〔発明の詳細な説明〕

本発明の目的は、伝送路受信部のフレーム同期回路で抽
出したマルチフレームのタイミング情報から、フレーム
整列回路を通過したディレタル信号と同じ位相差だけ位
相変換したマルチフレームのタイミング情報を得ること
ができる。

簡単な回路構成の位相変換回路を提供することにある。

〔発明の（Ｉ′４成〕 本発明によれば９位相が不確定で９時間幅上のパルス幅
を有するタイミングパルスを受け。

該パルスの前縁より時間幅２ｔのパルス幅を有するタイ
ミングパルスを発生するタイミングパルス発生器と９位
相が確定されており１時間幅２ｔを一周期とする繰返し
信号であって、各周期においてハイレベル部分とそれに
続いてローレベル部分とが現れる前記繰返し信号を受け
。

該繰返し信号の立下りのタイミングでエツジパルスを発
生ずる微分回路と、前記タイミングパルス発生器の出力
信号をデータ入力端子に受け。

前記該・さ返し侶−号をクロンク入力端子に受け、前記
微分回路の出力信号のエツジパルスをクリア人力！：）
１°１子に受ける１）タイプフリップフロノブとを有し
、該Ｄタイプフリップフロノブの出力端子に出力信号が
得られる位相変換回路が得られる。

〔この発明の詳細な説明〕

次に本発明の実施例について図面を参照して説明する。

本発明の一実施例に係る位相変換回路を第１図に示し、
第１図の各部の動作波形を第２因に示した。

第１図において、タイミングパルス発生器１は位相不確
定で時間幅ｔのパルス幅を持つタイミングパルスａ　（
１２図のａ）に対し１．該パルスの前縁より時間幅２ｔ
のパルス幅を持つタイミングパルスｂ（］ｘ２図のｂ）
を発生する。入力端子２には２位相が確定されており、
−間幅２ｔを一周期とし、各周期においてハイレベル部
分とそれに続いてローレベル部分とが現れる繰返し信号
Ｃ（第２図のＣ）が入力される。微分回路６は繰返し信
号Ｃの立下りのタイミングでエツジパルスａ（第２図の
ｄ）を発生する。

Ｄタイプフリップフロップ４は、信号すをデータ入力端
子りに受け、信号Ｃをクロック入力端子ＯＫに受け、信
号ｄをクリア入力端子ｃＬＨに受けるものである。この
Ｄタイプフリップフロップ４の出力信号ｅ（第２図のｅ
）は、信号すのハイレベルの期間をリタイミングした時
間からエツジパルスでクリアのかかる時間幅だけへイレ
ベルとなる。この信号ｅは出力端子５に出力される。

第２図中ａ、　ｂは位相の確定されている繰返し信号Ｃ
の一周期Ｔ（立上りから立上りまで）前方に位置した位
相の場合で、ａ“、ｂ′は前記繰返し信号Ｃの一周期Ｔ
の後方に位置した位相の場合である。よって本発明の位
相変換回路では±を時間内の不確定位相の入力に対し、
同一位相のタイミングパルスに位相変換を行う。

第６図に第２図の位相変換回路の応用例を示し、第４図
に第６図の各部の動作波形を示す。

第６図中、端子乙には、第４図ｆに示す様なフレーム番
号の付けられた位相不確定なデータ列ｆが入力される。

７は、フレーム内の同期パタンによって同期をとる同期
回路である。一点鎖線で囲った８はフレーム整列回路で
ある。９は１フレ一ム周期に交互に動作する書き込み側
の切替回路で、１０．１１は交互に書き込まれたデータ
を２フレ一ム間保持しておくエラスティックメモリであ
る。エラスティックメモリ１０゜１１０保持状態を第４
図ｇ、ｈに示す。１２は書き込み側の位相情報と端子１
５０位相の確定した読み出し側の位相情報を比較し、読
み出し側の切替回路１６を制御する信号コ（第４図のｊ
）を発生する位相比較器である。読凶出し側の切替回路
１３はエラスティックメモリ１０゜１１から読み出され
るデータを交互に切替え。

第２図のｋに示す位相の確定したデータ列にとする。１
６は該データ列にの出力端子である二１４は本発明の位
相変換回路の主要部である。

この回路１４は、第４図の動作波形の例では。

同期回路７から発生された。第４図のｉに示した。フレ
ーム番号ｎ（Ｆｎ）のタイミングパルスを変換するため
のパルス信号ｉ（この信号が第２図の信号すに相当する
）と９位相比較器１２からの信号Ｊ（この信号が第２図
のＣに相当する）とを受ける。なお、第１図のタイミン
グ発生回路１は同期回路７内に含まれている。回路１４
の出力信号ｌは第４図の１で端子１７に出力される。信
号１はｋのデータ列のフレーム番号ｎ（Ｆｎ）の位置に
その時間幅だけハイレベル　゛となる。よって１．５４
４Ｍｂｐｓの伝送路に適用した場合、その信号ビットは
１２端局フレーム中の第６端局フレームと第１２端局フ
レームに盗用（ｂｉｔ　５ｔｅａｌ）されているので２
本発明の位相変換回路を使用することにより第６端局フ
レームと第１２端局フレームの位置のタイミングパルス
をフレーム整列回路を通過したデータ列に対応して位相
変換することができ７位相変換された第６端局フレーム
と第１２端局フレームのタイミングパルスを使用するこ
とにより整列回路を通過したデータ列から容易に信号ビ
ットを抽出することができる。

〔発明の詳細な説明〕

本発明の位相変換回路を使用すれば、前述した≠≠斡途
六ガフレーム整列回路を通過した後に再度マルチフレー
ムを取る方法、チャンネル情報のフレーム整列回路と同
様に信号ビット用のマルチフレーム整列回路を別途設け
る方法に比べて２回路規模が大幅に識少され、さらにフ
レーム整列回路にスリップが生じた場合にもデ−タ列に
追従して位相変換回路が動作するため信号ビット以外の
ビットを誤って読み出すことが無くなる。

【図面の簡単な説明】

第１図は本発明の一実施例に係る位相変換回路を示した
ブロック図であり、第２図は佑１図の各部の動作波形を
示した図である。第６図は第１図の回路の応用例を示し
た図であり、第４図は第６図の各部の動作波形を示した
図である。 第１図において。 １　タイミングパルス発生器、２・・・繰返し信号入力
端子、３・・・微分回路、４・・・Ｄタイプフリップフ
ロップ、５・・・出力端子。 第２図において。 ａ、　ａ’・・・不確定位相の位相変換したいタイミン
グパルス、　ｂ、　ｂ’　−ａ、　ａ’の後縁側にａ、
　ａ’の２倍の幅を持たせたタイミングパルス、Ｃ・・
・位相の確定されている繰返し信号、ｄ・・・微分回路
がら出力されるエッヂパルス、ｅ・・・位相変換された
タイミングパルス。 第６図において。 ６・・・フレームを組まれたデータ列の入力端子。 ７・・・同期回路、８・フレーム整列回路、９・・・書
き込み側切替回路、１０．１１・・エラスティックメモ
リ、１２・・・位相比較回路、１６・・・読み出し側切
替回路、１４・・・位相変換回路の主要部。 １５・・・読み出し側位相情報の入力端子、１６・・・
フレーム整列回路の出力端子、１７・・・位相変換回路
の出力端子。 第４図において。 ｆ・・・フレーム整列前のデータ列１ｇ・・・エラステ
ィックメモリ１０のデータ保持内容、ｈ・・・エラステ
ィックメモリ１１のデータ保持内容。 ｉ・・・Ｆｎのタイミングを位相変換するための位相変
換回路の入力信号、ｊ・・・読み出し側切替回路の制御
信号及び位相変換回路の繰返し信号。

Claims (1)

1. 【特許請求の範囲】 １、位相が不確定で９時間幅上のパルス融を有するタイ
   ミングパルスを受け、該パルスの前線より時間幅２ｔの
   パルヌ幅を有するタイミングパルスを発生するタイミン
   グパルス発生器と。 位相が確定されており１時間幅２ｔを一周期とする繰返
   し信号であって、各周期においてノ・イレベル部分とそ
   れに続いてローレベル部分とが現れる前記繰返し信号を
   受け、該繰返し信号の立下りのタイミングでエツジパル
   スを発生する微分回路と、前記タイミングパルス発生器
   の出力信号をデータ入力端子に受け、前記繰返し信号を
   クロック入力端子に受け、前記微分回路の出力信号のエ
   ツジパルスをクリア入力端子に受けるＤタイプフリップ
   フロップとを有し、該Ｄタイプフリップフロップの出力
   端子に出力信号が得られる位相変換回路。