JPS608961A - ポインタ回路 - Google Patents
ポインタ回路Info
- Publication number
- JPS608961A JPS608961A JP58117324A JP11732483A JPS608961A JP S608961 A JPS608961 A JP S608961A JP 58117324 A JP58117324 A JP 58117324A JP 11732483 A JP11732483 A JP 11732483A JP S608961 A JPS608961 A JP S608961A
- Authority
- JP
- Japan
- Prior art keywords
- level
- address
- register
- pointer
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/14—Protection against unauthorised use of memory or access to memory
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Security & Cryptography (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Storage Device Security (AREA)
- Executing Machine-Instructions (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１）発明の技術分野
本発明はプログラム等を格納しておくメモリに、データ
を格納する格納位置を示すポインタに関する０ （１１）技術の背景 計算機の処理装置内においであるレベルのひとつのプロ
グラムが実行されているとき処理途中で他のレベルの割
込み処理が必要になって、現在の番地から、他のプログ
ラムの番地にとぶことかある。このとき計算機内では池
のプログラムにとんだために元のプログラムの処理をど
こまで実行していたかというプログラムの番地をメモリ
に順番に格納しておくことが行なわれており、特にこの
領域をスタック領域と呼んでいる。そして、このスタッ
ク領域に格納するための格納位置を示すところをポイン
タと呼び、該ポインタは指示があると自動的に値を＋１
、又は−１されてメモリの位置を指定し、そこへデータ
を書き込んだり、読み出したりすることを行なっている
。
を格納する格納位置を示すポインタに関する０ （１１）技術の背景 計算機の処理装置内においであるレベルのひとつのプロ
グラムが実行されているとき処理途中で他のレベルの割
込み処理が必要になって、現在の番地から、他のプログ
ラムの番地にとぶことかある。このとき計算機内では池
のプログラムにとんだために元のプログラムの処理をど
こまで実行していたかというプログラムの番地をメモリ
に順番に格納しておくことが行なわれており、特にこの
領域をスタック領域と呼んでいる。そして、このスタッ
ク領域に格納するための格納位置を示すところをポイン
タと呼び、該ポインタは指示があると自動的に値を＋１
、又は−１されてメモリの位置を指定し、そこへデータ
を書き込んだり、読み出したりすることを行なっている
。
（１１Ｄ 従来技術と問題点
第１図は従来のポインタを示す図で、図において１はポ
インタ、２はカウンタ、３はメモリ、４は信号線、５は
データバスである。
インタ、２はカウンタ、３はメモリ、４は信号線、５は
データバスである。
いま、あるレベルをもつプログラムが実行されている途
中で割込み要求があると、あらかじめ与えられているメ
モリ３の格納位置に信号線４を介して該命令の番地を格
納し、カウンタ２が＋１されポインタ１を＋１更新する
。そして、新しいレベルをもつ割込み処理プログラムを
実行する。再び割込みがあると、次の番地に格納し、ポ
インタ１を再び＋１更新する。このようにして処理を行
ない、最後の割込みでありたプログラムが終了すると、
メモリ３に格納した１つ前のレベルの番地をデータバス
５上に読みだし、そのプログラムの途中から実行を始め
る。このときポインタ１は−１される。
中で割込み要求があると、あらかじめ与えられているメ
モリ３の格納位置に信号線４を介して該命令の番地を格
納し、カウンタ２が＋１されポインタ１を＋１更新する
。そして、新しいレベルをもつ割込み処理プログラムを
実行する。再び割込みがあると、次の番地に格納し、ポ
インタ１を再び＋１更新する。このようにして処理を行
ない、最後の割込みでありたプログラムが終了すると、
メモリ３に格納した１つ前のレベルの番地をデータバス
５上に読みだし、そのプログラムの途中から実行を始め
る。このときポインタ１は−１される。
ところでメモリ３のスタック領域は限定されており、最
大でもポインタの個数分（例えばｎビットあれば２個）
だけ必要となる。しかし通常はプログラムにあわせ、必
要なスタック領域をとっておき、その領域以外は使用さ
れないか、又は別のプログラムを格納するために使用さ
れる。そのため、プログラムミスによりプログラム上あ
らかじめ定められたスタック領域以外の部分をスタック
として使用してしまう等のポインタ誤動作がおこると、
障害が発生しかねない。すなわち、スタック領域外がプ
ログラム領域である場合、上記のようなポインタの誤動
作のためにプログラム及びデータ領域が破壊され、その
ためにプログラムの暴走が生じるという問題があった。
大でもポインタの個数分（例えばｎビットあれば２個）
だけ必要となる。しかし通常はプログラムにあわせ、必
要なスタック領域をとっておき、その領域以外は使用さ
れないか、又は別のプログラムを格納するために使用さ
れる。そのため、プログラムミスによりプログラム上あ
らかじめ定められたスタック領域以外の部分をスタック
として使用してしまう等のポインタ誤動作がおこると、
障害が発生しかねない。すなわち、スタック領域外がプ
ログラム領域である場合、上記のようなポインタの誤動
作のためにプログラム及びデータ領域が破壊され、その
ためにプログラムの暴走が生じるという問題があった。
むφ 発明の目的
本発明は、上記欠点をなくしプログラム領域等の破壊を
なくし、プログラムの暴走を防止することを目的とする
ものである。
なくし、プログラムの暴走を防止することを目的とする
ものである。
（ｖ）発明の構成
本発明は、複数個のポインタレジスタ、該ポインタレジ
スタで指定されるメモリ領域の開始点の値をセットする
ペースレジスタ、実行状態を示すレベル信号線、及び上
記ポインタレジスタが接続され、該レベル信号線の信号
レベルにより該ポインタレジスタの１つを出力するマル
チプレクサとを備え、上記ベースレジスタと上記レベル
信号線と上記マルチプレクサの出力とで、メモリ領域ア
クセスのためのアドレスを構成することによって達成さ
れる。
スタで指定されるメモリ領域の開始点の値をセットする
ペースレジスタ、実行状態を示すレベル信号線、及び上
記ポインタレジスタが接続され、該レベル信号線の信号
レベルにより該ポインタレジスタの１つを出力するマル
チプレクサとを備え、上記ベースレジスタと上記レベル
信号線と上記マルチプレクサの出力とで、メモリ領域ア
クセスのためのアドレスを構成することによって達成さ
れる。
３−
υＤ 発明の実施例
以下、本発明を図面を用いて詳述する。図において６は
メモリ、７はメモリのどの番地からスタック領域とする
かを指定するペースレジスタ、８はポインタレジスタ、
９は各ポインタレジスタ８を選択するマルチプレクサ、
１０〜１２は信号線である。
メモリ、７はメモリのどの番地からスタック領域とする
かを指定するペースレジスタ、８はポインタレジスタ、
９は各ポインタレジスタ８を選択するマルチプレクサ、
１０〜１２は信号線である。
ここでペースレジスタフの幅はにビットで、信号線１０
もにビットの幅をもっている。信号線１１はＣＰＵから
のどのポインタレジスタ８を選択するかを指定するレベ
ル信号線でｔビット幅をもっており、ポインタレジスタ
８は漢ビットである。
もにビットの幅をもっている。信号線１１はＣＰＵから
のどのポインタレジスタ８を選択するかを指定するレベ
ル信号線でｔビット幅をもっており、ポインタレジスタ
８は漢ビットである。
信号線１，２は下位ｍビットが９のマルチプレクサへ、
Ｌビットがレベル信号線の信号レベルへ、上位にビット
がペースレジスタ７へそれぞれ接続されており、これに
よってメモリ領域アクセスのためのアドレスが構成され
る。
Ｌビットがレベル信号線の信号レベルへ、上位にビット
がペースレジスタ７へそれぞれ接続されており、これに
よってメモリ領域アクセスのためのアドレスが構成され
る。
例えばレベル１の処理が行なわれる。該レベル１の処理
の中でもサブルーチン命令などが含まれており、このよ
うな命令の場合、復帰先番地を格４− 納しておかねばならない。そこで、復帰先番地をメモリ
６に格納するが、まずペースレジスタ７でスタック領域
を確保することが行なわれる。すなわち、サブルーチン
命令が存在し、メモリ６に格納するために、どの番地か
らスタック領域とするかをあらかじめ指定されているレ
ジスタ７により、サブルーチン命令など格納される位置
が決められる。ペースレジスタ７に％０〃が格納されて
いればレベル１の復帰番地はメモリ６の０番地に格納さ
れる。
の中でもサブルーチン命令などが含まれており、このよ
うな命令の場合、復帰先番地を格４− 納しておかねばならない。そこで、復帰先番地をメモリ
６に格納するが、まずペースレジスタ７でスタック領域
を確保することが行なわれる。すなわち、サブルーチン
命令が存在し、メモリ６に格納するために、どの番地か
らスタック領域とするかをあらかじめ指定されているレ
ジスタ７により、サブルーチン命令など格納される位置
が決められる。ペースレジスタ７に％０〃が格納されて
いればレベル１の復帰番地はメモリ６の０番地に格納さ
れる。
また、レベル１の処理ということでＣＰＵからの信号レ
ベルは−１“が信号線１１に出力されており該信号によ
ってマルチプレクサ９を介して、ポ ・インタレジスタ
８−１を選択するように動作する。
ベルは−１“が信号線１１に出力されており該信号によ
ってマルチプレクサ９を介して、ポ ・インタレジスタ
８−１を選択するように動作する。
さて、１つの復帰先番地を格納すると、ポインタレジス
タ８−１は＋１され次の命令を実行する。
タ８−１は＋１され次の命令を実行する。
ところで命令の実行途中で割込みがかかり、例えばレベ
ル２の処理を実行する必要が生じると、これから実行し
ようとするレベル１の命令の番地を覚えておくためにそ
の番地は以下の動作で示されるメモリ６のスタック領域
へ格納される。すなわちＣＰＵからの信号レベルは％１
“が信号線１１に出力されており、マルチプレクサ９は
ポインタレジスタ８−１を選択するようにし、ポインタ
レジスタ８−１は％１〃となっているので、メモリ６の
１番地、先に格納されている復帰番地の次に格納され、
ポインタレジスタ８−１のカウンタは気２“をさし示す
。
ル２の処理を実行する必要が生じると、これから実行し
ようとするレベル１の命令の番地を覚えておくためにそ
の番地は以下の動作で示されるメモリ６のスタック領域
へ格納される。すなわちＣＰＵからの信号レベルは％１
“が信号線１１に出力されており、マルチプレクサ９は
ポインタレジスタ８−１を選択するようにし、ポインタ
レジスタ８−１は％１〃となっているので、メモリ６の
１番地、先に格納されている復帰番地の次に格納され、
ポインタレジスタ８−１のカウンタは気２“をさし示す
。
さて、このようにしてレベル２の処理が行なわれ命令実
行中にサブルーチン命令が存在したり、あるいは別のレ
ベルによる割り込みがあると、動作レベル信号は％２“
を示し、マルチプレクサ９はポインタレジスタ８−２を
選択する。そしてレベル１で確保されているスタック領
域分２″ｍの次の番地２’＋１から格納される。そして
ポインタ８−２は＋１更新される。
行中にサブルーチン命令が存在したり、あるいは別のレ
ベルによる割り込みがあると、動作レベル信号は％２“
を示し、マルチプレクサ９はポインタレジスタ８−２を
選択する。そしてレベル１で確保されているスタック領
域分２″ｍの次の番地２’＋１から格納される。そして
ポインタ８−２は＋１更新される。
以下、所定レベルのスタック領域に割込み又はサブルー
チンからの復帰番地を格納し、終了すると、順次復帰す
るよう最後にメモリ６に格納された番地を読み出し、残
りの処理を実行する。
チンからの復帰番地を格納し、終了すると、順次復帰す
るよう最後にメモリ６に格納された番地を読み出し、残
りの処理を実行する。
第３図に本発明のレベルに応じたメモリ分割図を示す。
図示されているとおり、各レベルはお互いｌこ独立なス
タック領域を確保できる。スタックの開始点はペースレ
ジスタ７で決定され、各レベルのスタック段数は２１段
で、レベルの順にアドレスされている。
タック領域を確保できる。スタックの開始点はペースレ
ジスタ７で決定され、各レベルのスタック段数は２１段
で、レベルの順にアドレスされている。
＆１） 発明の効果
以上、本発明の詳細な説明したように本発明によればレ
ベル毎にポインタレジスタをもっているので、各レベル
毎にスタックされたデータを他のレベルで破壊されるこ
とはない。また、レジスタによりスタック領域をプログ
ラム領域から離れたメモリの適当な位置へ移動すること
が可能になる。
ベル毎にポインタレジスタをもっているので、各レベル
毎にスタックされたデータを他のレベルで破壊されるこ
とはない。また、レジスタによりスタック領域をプログ
ラム領域から離れたメモリの適当な位置へ移動すること
が可能になる。
さらに、各レベルに全メモリ容量をアクセスするスタッ
クポインタを持たなくてよいので、少ないハードウェア
で実現が可能となる。
クポインタを持たなくてよいので、少ないハードウェア
で実現が可能となる。
第１図は従来例、第２図、第３図は本発明実施例である
。 図において、１はポインタ、２はカウンタ、３゜７− ６はメモリ、７はペースレジスタ、８はポインタレジス
タ、９はマルチプレクサである。 ８− 箱 ２ 図
。 図において、１はポインタ、２はカウンタ、３゜７− ６はメモリ、７はペースレジスタ、８はポインタレジス
タ、９はマルチプレクサである。 ８− 箱 ２ 図
Claims (1)
- 複数個のポインタレジスタ、該ポインタレジスタで指定
されるメモリ領域の開始点の値をセットするペースレジ
スタ、実行状態を示すレベル信号線、及び上記ポインタ
レジスタが接続され、該レベル信号線の信号レベルによ
り該ポインタレジスタの１つを出力するマルチプレクサ
とを備え、上記ペースレジスタと上記レベル信号線と上
記マルチプレクサの出力とで、メモリ領域アクセスのた
めのアドレスを構成することを特徴とするポインタ回路
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58117324A JPS608961A (ja) | 1983-06-29 | 1983-06-29 | ポインタ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58117324A JPS608961A (ja) | 1983-06-29 | 1983-06-29 | ポインタ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS608961A true JPS608961A (ja) | 1985-01-17 |
Family
ID=14708919
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58117324A Pending JPS608961A (ja) | 1983-06-29 | 1983-06-29 | ポインタ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS608961A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4891943A (ja) * | 1972-03-08 | 1973-11-29 | ||
| JPS57105877A (en) * | 1980-12-22 | 1982-07-01 | Fujitsu Ltd | Stack memory device |
-
1983
- 1983-06-29 JP JP58117324A patent/JPS608961A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4891943A (ja) * | 1972-03-08 | 1973-11-29 | ||
| JPS57105877A (en) * | 1980-12-22 | 1982-07-01 | Fujitsu Ltd | Stack memory device |
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