JPS608962A - 記憶情報一時障害検出方式 - Google Patents
記憶情報一時障害検出方式Info
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- JPS608962A JPS608962A JP58117359A JP11735983A JPS608962A JP S608962 A JPS608962 A JP S608962A JP 58117359 A JP58117359 A JP 58117359A JP 11735983 A JP11735983 A JP 11735983A JP S608962 A JPS608962 A JP S608962A
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/16—Error detection or correction of the data by redundancy in hardware
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａｌ 発明の技術分野
本発明は二重化された主記憶装置を具備する情報処理シ
ステムに係り、特に二重化された主記憶装置の現用およ
び予備の切替え頻度を極力減少させる記憶情報一時障害
検出方式に関す。
ステムに係り、特に二重化された主記憶装置の現用およ
び予備の切替え頻度を極力減少させる記憶情報一時障害
検出方式に関す。
ｆｂｌ 技術の背景
第１図は本発明の対象となる情報処理システムの一例を
示す図である。第１図において、情報処理システムはそ
れぞれ二重化された中央制御装置ＣＣＯおよびＣＣ１、
主記憶制御装置ＭＭＣＯおよびＭＭＣＩ、並びに主記憶
装置ＭＭＯおよびＭＭｌを具備している。現用として動
作中の中央制御装置（例えばＣＣ０）は、主記憶制御語
ＭＭ ＭＣＯおよびＭＭＣＩを介して両生記憶装置ＭＭ
ＯおよびＭＭＩの同一アドレスに同一情報を書込み、現
用主記憶装置（例えばＭＭＯ）から情報を読出して所要
の処理を行う。現用主犯備装Ｅ、 Ｍ Ｍ Ｏが罹障す
ると予備主記憶装置ＭＭＩを現用に切替えて処理を継続
する。各主記憶装置ＭＭＯおよびＭＭｌに格納される情
報には例えばパリティビットの如き誤り検出符号が付加
されており、各主記憶制御装置ＭＭＣＯおよびＭＭＣＩ
はそれぞれ対応する主記憶装置ＭＭＯおよびＭＭＩから
読出される情報に対し誤り検査を行う。なお主犯１．ａ
制御装置ＭＭＣＯおよびＭＭＣＩが検出する誤りには、
主記憶装置ＭＭＯおよびＭＭＩの素子障害に起因するも
のと、例えばα線の影響等の一時的な原因によるものと
がある。前者の場合には主記憶装置ＭＭＯおよびＭＭＩ
の該当素子を交換しないと修復しないが、後者の場合に
は新たな情報を書込めば再び使用可能となる。
示す図である。第１図において、情報処理システムはそ
れぞれ二重化された中央制御装置ＣＣＯおよびＣＣ１、
主記憶制御装置ＭＭＣＯおよびＭＭＣＩ、並びに主記憶
装置ＭＭＯおよびＭＭｌを具備している。現用として動
作中の中央制御装置（例えばＣＣ０）は、主記憶制御語
ＭＭ ＭＣＯおよびＭＭＣＩを介して両生記憶装置ＭＭ
ＯおよびＭＭＩの同一アドレスに同一情報を書込み、現
用主記憶装置（例えばＭＭＯ）から情報を読出して所要
の処理を行う。現用主犯備装Ｅ、 Ｍ Ｍ Ｏが罹障す
ると予備主記憶装置ＭＭＩを現用に切替えて処理を継続
する。各主記憶装置ＭＭＯおよびＭＭｌに格納される情
報には例えばパリティビットの如き誤り検出符号が付加
されており、各主記憶制御装置ＭＭＣＯおよびＭＭＣＩ
はそれぞれ対応する主記憶装置ＭＭＯおよびＭＭＩから
読出される情報に対し誤り検査を行う。なお主犯１．ａ
制御装置ＭＭＣＯおよびＭＭＣＩが検出する誤りには、
主記憶装置ＭＭＯおよびＭＭＩの素子障害に起因するも
のと、例えばα線の影響等の一時的な原因によるものと
がある。前者の場合には主記憶装置ＭＭＯおよびＭＭＩ
の該当素子を交換しないと修復しないが、後者の場合に
は新たな情報を書込めば再び使用可能となる。
（ｃ） 従来技術と問題点
従来あるこの種情報処理システムにおいては、現用主記
憶制御装置（例えばＭＭＣＯ）が現用主記憶装置（例え
ばＭＭＯ）から読出した情報に誤りを検出した場合には
、中央制御装置ＣＣＯおよびＣＣＩは前述の如き一時障
害の場合にも素子障害の場合と同様に、主記憶制御装置
ＭＭＣＯおよびＭＭＣ１、並びに主記憶装置ＭＭＯおよ
びＭＭＩの現用予備切替処理を実行している為、切替処
理に多くの時間を要し、中央制御装置ＣＣＯの処理能力
を低下させる欠点があった。
憶制御装置（例えばＭＭＣＯ）が現用主記憶装置（例え
ばＭＭＯ）から読出した情報に誤りを検出した場合には
、中央制御装置ＣＣＯおよびＣＣＩは前述の如き一時障
害の場合にも素子障害の場合と同様に、主記憶制御装置
ＭＭＣＯおよびＭＭＣ１、並びに主記憶装置ＭＭＯおよ
びＭＭＩの現用予備切替処理を実行している為、切替処
理に多くの時間を要し、中央制御装置ＣＣＯの処理能力
を低下させる欠点があった。
（ｄ＋ 発明の目的
本発明の目的は、前述の如き従来ある情報処理システム
の欠点を除去し、現用予備切替処理を極力除去すること
により中央制御装置の処理能力を向上させることに在る
。
の欠点を除去し、現用予備切替処理を極力除去すること
により中央制御装置の処理能力を向上させることに在る
。
（ｅｌ 発明の構成
この目的は、現用および予備主記憶装置を具備し、該現
用主記憶装置から読出す情報の誤りを検査する情報処理
システムにお、いて、誤りが検出された情報の格納され
ていた前記現用主記憶装置上のアドレスを記憶するアド
レス記憶手段と、該アドレス記憶手段が今回記憶したア
ドレスと前回記憶したアドレスとを照合する照合手段と
を設＆−１、該照合手段が前記両アドレスの一致を検出
した場合には前記現用主記憶装置と前記予備主記憶装置
とを切替えて使用し、前記照合手段が前記両アドレスの
不一致を検出した場合には前記予備主記憶装置上の前記
アドレス記憶手段が今回記↑ａしたアドレスと同一のア
ドレスから情報を読出して前記現用主記憶装置上の前記
今回記憶したアドレスに書込み、引続き現用主記憶装置
として使用することにより達成される。
用主記憶装置から読出す情報の誤りを検査する情報処理
システムにお、いて、誤りが検出された情報の格納され
ていた前記現用主記憶装置上のアドレスを記憶するアド
レス記憶手段と、該アドレス記憶手段が今回記憶したア
ドレスと前回記憶したアドレスとを照合する照合手段と
を設＆−１、該照合手段が前記両アドレスの一致を検出
した場合には前記現用主記憶装置と前記予備主記憶装置
とを切替えて使用し、前記照合手段が前記両アドレスの
不一致を検出した場合には前記予備主記憶装置上の前記
アドレス記憶手段が今回記↑ａしたアドレスと同一のア
ドレスから情報を読出して前記現用主記憶装置上の前記
今回記憶したアドレスに書込み、引続き現用主記憶装置
として使用することにより達成される。
ｆｆ） 発明の実施例
以下、本発明の一実施例を図面により説明する。
第２図は本発明の一実施例による主記憶制御装置を示す
図であり、第３図は本発明の一実施例による中央制御装
置を示す図である。なお、全図を通じて同一符号は同一
対象物を示す。また第１図におけると同様０系が現用、
１系が予備とする。第２図において、初期状態ではフリ
ップフロップＦＦルジスタＲＥＧＯおよびＩＲＥＧＩは
共にリセット状態に設定される。主記憶制御装置ＭＭＣ
Ｏ内のパリティ検査回路ＰＣが主記憶装置ＭＭ。
図であり、第３図は本発明の一実施例による中央制御装
置を示す図である。なお、全図を通じて同一符号は同一
対象物を示す。また第１図におけると同様０系が現用、
１系が予備とする。第２図において、初期状態ではフリ
ップフロップＦＦルジスタＲＥＧＯおよびＩＲＥＧＩは
共にリセット状態に設定される。主記憶制御装置ＭＭＣ
Ｏ内のパリティ検査回路ＰＣが主記憶装置ＭＭ。
のアドレスａから読出した情報に誤りを検出し、誤り検
出信号ｅを出力すると、フリップフロップＦＦがセント
状態となり、レジスタＲＥＧＯを付勢する。その結果レ
ジスタＲＥＧＯは主記憶制御装置ＭＭＣＯが主記憶装置
ＭＭＯに伝達したアドレスａを蓄積する。照合回路ＭＡ
ＴはレジスタＲＥＧＯおよびＲＥＧＩの蓄積内容を照合
し、両者が不一致であることを検出して論理値Ｏの照合
信号ｍを出力する。その結果ゲートＧ１が導通状態、ゲ
ートＧ２が阻止状態に設定される。一方誤り検出信号ｅ
は、遅延回路ＤＬにより照合回路ＭＡＴが照合結果に基
づき照合信号ｍの論理値を設定するに充分な遅延時間を
有する遅延回路ＤＬを経由した後、ゲー１−ＧＯおよび
ゲートＧ１を経由して一時障害検出信号ｅ１として中央
制御装置ＣＣＯに伝達される。第３図において、主記憶
制御装置ＭＭＣＯから伝達された一時障害検出信号ｅ１
は、特殊マイクロアドレス発生回路ＭＡＳおよびマイク
ロアドレス制御回路ＣＴＬに伝達される。特殊マイクロ
アドレス発生回路ＭＡＳは、制御メモリＣＭ内に格納さ
れている複写マイクロプログラムＭＰＩの先頭アドレス
をシーケンサＳＥＱに伝達する。その結果シーケンサＳ
ＥＱは、制御メモリＣＭから複写マイクロプログラムＭ
ＰＩを構成するマイクロ命令を順次読出し、マイクロ命
令レジスタＣＭＩＲに蓄積させる。中央制御装置ＣＣＯ
ば、マイクロ命令レジスタＣＭ Ｉ’ Ｒに蓄積される
複写マイクロプログラムＭＰＩの各マイクロ命令を実行
することにより、主記憶制御装置ＭＭＣＩを介して主記
憶装置ＭＭＩの同一アドレスａがら情報を読出すと共に
、主記憶制御装置ＭＭＣＯに対し、主記憶装置ＭＭｌか
ら続出した情報を主記憶装置ＭＭＯの該当アドレスａに
書込ませた後、引続き主記憶制御装置ＭＭＣＯおよび主
記憶装置ＭＭＯを現用系として使用する。パリティ検査
回路ｐｃが検出した誤りが主記憶装置ＭＭＯのアドレス
ａに発生した一時障害に起因するものであれば、主記憶
装置ＭＭＩがら読出した情報を書込むことによりアドレ
スａには正常な情報が格納され、再び中央制御装置ＣＣ
Ｏが主記憶装置ＭＭＯの該当アドレスａから情報を読出
した場合には、パリティ検査回路ｐｃは誤り検出信号ｅ
を出力することは無い。一方パリティ検査回路ＰＣが検
出した誤りが主記憶装置ＭＭＯのアドレスａに発生した
素子障害に起因するものであれば、主記憶装置ＭＭ１か
ら読出した情報を書込んでもアドレスａには依然として
正常な情報は格納されず、再び中央制御装置ＣＣＯが主
記憶装置ＭＭＯの該当アドレスａから情報を読出した場
合にも、パリティ検査回路ｐｃは誤り検出信号ｅを出力
する。その結果フリップフロップＦＦはリセット状態と
なり、レジスタＲＥＧＩを付勢する。従ってレジスタＲ
ＥＧ１は主記憶制御装置ＭＭＣＯが主記憶装置ＭＭＯに
伝達したアドレスａを蓄積する。照合回路ＭＡＴはレジ
スタＲＥＧＯおよびＲＥＧＩの蓄積内容を照合し、両者
が一致したことを検出して論理値１の照合信号ｍを出力
する。その結果ゲートＧ２は溝道状態、ゲー）Ｇｌは阻
止状態に設定される。一方誤り検出信号ｅは、遅延回Ｆ
ＩＰｆＤＬにより前記遅延時間を有する遅延回路ＤＬを
経由した後、ゲートＧＯおよびゲー）Ｇ２を経由して素
子障害検出信号ｅ２として中央制御装置ＣＣＯに伝達さ
れる。第３図において、主記憶制御装置ＭＭＣＯから伝
達された素子障害検出信号ｅ２は、公知の方法により対
応する割込原因フリップフロップ■ＳＦをセット状態と
する。割込マイクロアドレス発生回路Ｍ／ｌは、制御メ
モリＣＭ内に格納されている割込マイクロプログラムＭ
Ｐ２の先頭アドレスをシーケンサＳＥＱに伝達する。そ
の結果シーケンサＳＥＱは、制御メモリＣＭから割込マ
イクロプログラムＭＰ２を構成するマイクロ命令を順次
読出し、マイクロ命令レジスタＣＭＩＲに蓄積させる。
出信号ｅを出力すると、フリップフロップＦＦがセント
状態となり、レジスタＲＥＧＯを付勢する。その結果レ
ジスタＲＥＧＯは主記憶制御装置ＭＭＣＯが主記憶装置
ＭＭＯに伝達したアドレスａを蓄積する。照合回路ＭＡ
ＴはレジスタＲＥＧＯおよびＲＥＧＩの蓄積内容を照合
し、両者が不一致であることを検出して論理値Ｏの照合
信号ｍを出力する。その結果ゲートＧ１が導通状態、ゲ
ートＧ２が阻止状態に設定される。一方誤り検出信号ｅ
は、遅延回路ＤＬにより照合回路ＭＡＴが照合結果に基
づき照合信号ｍの論理値を設定するに充分な遅延時間を
有する遅延回路ＤＬを経由した後、ゲー１−ＧＯおよび
ゲートＧ１を経由して一時障害検出信号ｅ１として中央
制御装置ＣＣＯに伝達される。第３図において、主記憶
制御装置ＭＭＣＯから伝達された一時障害検出信号ｅ１
は、特殊マイクロアドレス発生回路ＭＡＳおよびマイク
ロアドレス制御回路ＣＴＬに伝達される。特殊マイクロ
アドレス発生回路ＭＡＳは、制御メモリＣＭ内に格納さ
れている複写マイクロプログラムＭＰＩの先頭アドレス
をシーケンサＳＥＱに伝達する。その結果シーケンサＳ
ＥＱは、制御メモリＣＭから複写マイクロプログラムＭ
ＰＩを構成するマイクロ命令を順次読出し、マイクロ命
令レジスタＣＭＩＲに蓄積させる。中央制御装置ＣＣＯ
ば、マイクロ命令レジスタＣＭ Ｉ’ Ｒに蓄積される
複写マイクロプログラムＭＰＩの各マイクロ命令を実行
することにより、主記憶制御装置ＭＭＣＩを介して主記
憶装置ＭＭＩの同一アドレスａがら情報を読出すと共に
、主記憶制御装置ＭＭＣＯに対し、主記憶装置ＭＭｌか
ら続出した情報を主記憶装置ＭＭＯの該当アドレスａに
書込ませた後、引続き主記憶制御装置ＭＭＣＯおよび主
記憶装置ＭＭＯを現用系として使用する。パリティ検査
回路ｐｃが検出した誤りが主記憶装置ＭＭＯのアドレス
ａに発生した一時障害に起因するものであれば、主記憶
装置ＭＭＩがら読出した情報を書込むことによりアドレ
スａには正常な情報が格納され、再び中央制御装置ＣＣ
Ｏが主記憶装置ＭＭＯの該当アドレスａから情報を読出
した場合には、パリティ検査回路ｐｃは誤り検出信号ｅ
を出力することは無い。一方パリティ検査回路ＰＣが検
出した誤りが主記憶装置ＭＭＯのアドレスａに発生した
素子障害に起因するものであれば、主記憶装置ＭＭ１か
ら読出した情報を書込んでもアドレスａには依然として
正常な情報は格納されず、再び中央制御装置ＣＣＯが主
記憶装置ＭＭＯの該当アドレスａから情報を読出した場
合にも、パリティ検査回路ｐｃは誤り検出信号ｅを出力
する。その結果フリップフロップＦＦはリセット状態と
なり、レジスタＲＥＧＩを付勢する。従ってレジスタＲ
ＥＧ１は主記憶制御装置ＭＭＣＯが主記憶装置ＭＭＯに
伝達したアドレスａを蓄積する。照合回路ＭＡＴはレジ
スタＲＥＧＯおよびＲＥＧＩの蓄積内容を照合し、両者
が一致したことを検出して論理値１の照合信号ｍを出力
する。その結果ゲートＧ２は溝道状態、ゲー）Ｇｌは阻
止状態に設定される。一方誤り検出信号ｅは、遅延回Ｆ
ＩＰｆＤＬにより前記遅延時間を有する遅延回路ＤＬを
経由した後、ゲートＧＯおよびゲー）Ｇ２を経由して素
子障害検出信号ｅ２として中央制御装置ＣＣＯに伝達さ
れる。第３図において、主記憶制御装置ＭＭＣＯから伝
達された素子障害検出信号ｅ２は、公知の方法により対
応する割込原因フリップフロップ■ＳＦをセット状態と
する。割込マイクロアドレス発生回路Ｍ／ｌは、制御メ
モリＣＭ内に格納されている割込マイクロプログラムＭ
Ｐ２の先頭アドレスをシーケンサＳＥＱに伝達する。そ
の結果シーケンサＳＥＱは、制御メモリＣＭから割込マ
イクロプログラムＭＰ２を構成するマイクロ命令を順次
読出し、マイクロ命令レジスタＣＭＩＲに蓄積させる。
中央制御装置ＣＣＯは、マイクロ命令レジスタＣＭＩＲ
に蓄積される割込マイクロプログラムＭＰ２の各マイク
ロ命令を実行することにより、所要の割込処理プログラ
ムを起動し、主記憶制御装置ＭＭＣ１および主記憶゛装
置ＭＭＩを現用とし、主記憶制御装置ＭＭＣＯおよび主
記憶装置ＭＭＯを予備系とする現用予備切替処理を実行
する。
に蓄積される割込マイクロプログラムＭＰ２の各マイク
ロ命令を実行することにより、所要の割込処理プログラ
ムを起動し、主記憶制御装置ＭＭＣ１および主記憶゛装
置ＭＭＩを現用とし、主記憶制御装置ＭＭＣＯおよび主
記憶装置ＭＭＯを予備系とする現用予備切替処理を実行
する。
以上の説明から明らかな如く、本実施例によれば、主記
憶制御装置ＭＭＣＯは主記憶装置ＭＭＯの同一アドレス
ａがら続出した情報が連続してパリティ検査回路ＰＣに
より誤り検出されなかった場合には中央制御装置ＣＣＯ
に一時障害検出信号ｅ１を伝達し、一時障害検出信号ｅ
１を受信した中央制御装置ＣＣＯは主記憶装置ＭＭＩの
同一アドレスａから一時的に情報を読出すと共に該情報
を主記憶装置ＭＭＯの該当アドレスａに書込ませ、また
主記憶装置ＭＭＯの同一アドレスａがら続出した情報が
連続してパリティ検査回路ＰＣにより誤り検出された場
合には中央制御装置ＣＣＯに素子障害検出信号ｅ２を伝
達し、素子障害検出信号ｅ２を受信した中央制御装置Ｃ
ＣＯは初めて主記憶制御装置ＭＭＣＩおよび主記憶装置
ＭＭＩを現用、主記憶制御装置ＭＭＣＯおよび主記憶装
置ＭＭＯを予備とする切替処理を実行する。その結果中
央制御装置ＣＣＯは主記憶装置ＭＭＯの一時障害の際に
切替処理を実行する必要が無くなり、負荷が軽減される
。
憶制御装置ＭＭＣＯは主記憶装置ＭＭＯの同一アドレス
ａがら続出した情報が連続してパリティ検査回路ＰＣに
より誤り検出されなかった場合には中央制御装置ＣＣＯ
に一時障害検出信号ｅ１を伝達し、一時障害検出信号ｅ
１を受信した中央制御装置ＣＣＯは主記憶装置ＭＭＩの
同一アドレスａから一時的に情報を読出すと共に該情報
を主記憶装置ＭＭＯの該当アドレスａに書込ませ、また
主記憶装置ＭＭＯの同一アドレスａがら続出した情報が
連続してパリティ検査回路ＰＣにより誤り検出された場
合には中央制御装置ＣＣＯに素子障害検出信号ｅ２を伝
達し、素子障害検出信号ｅ２を受信した中央制御装置Ｃ
ＣＯは初めて主記憶制御装置ＭＭＣＩおよび主記憶装置
ＭＭＩを現用、主記憶制御装置ＭＭＣＯおよび主記憶装
置ＭＭＯを予備とする切替処理を実行する。その結果中
央制御装置ＣＣＯは主記憶装置ＭＭＯの一時障害の際に
切替処理を実行する必要が無くなり、負荷が軽減される
。
なお、第２図および第３図はあく迄本発明の一実施例に
過ぎず、例えば現用系はθ系に限定されることは無く、
１系の場合にも本発明の効果は変らない。また主記憶制
御装置および中央制御装置の構成は図示されるものに限
定されることは無く、他に幾多の変形が考慮されるが、
何れの場合にも本発明の効果は変らない。
過ぎず、例えば現用系はθ系に限定されることは無く、
１系の場合にも本発明の効果は変らない。また主記憶制
御装置および中央制御装置の構成は図示されるものに限
定されることは無く、他に幾多の変形が考慮されるが、
何れの場合にも本発明の効果は変らない。
（ｇｌ 発明の効果
以上、本発明によれば、前記情報処理システムにおいて
、中央制御装置は主記憶装置の一時障害に起因する誤り
を検出した場合には現用予備切替処理を実行する必要が
無くなり、上記４．１装置の素子障害に起因する誤りを
検出した場合にのみ現用予備切替処理を実行することと
なり、負荷が軽減され、当該中央制御装置、即ち情報処
理システムの処理能力が向上する。
、中央制御装置は主記憶装置の一時障害に起因する誤り
を検出した場合には現用予備切替処理を実行する必要が
無くなり、上記４．１装置の素子障害に起因する誤りを
検出した場合にのみ現用予備切替処理を実行することと
なり、負荷が軽減され、当該中央制御装置、即ち情報処
理システムの処理能力が向上する。
第１図は本発明の対象となる情報処理システムの一例を
示す図、第２図は本発明の一実施例による主記憶制御装
置を示す図、第３図は本発明の一実施例による中央制御
装置を示す図である。 図において、ＣＣＯおよびＣＣ１は中央制御装置、ＣＭ
は制御メモリ、ＣＭＴＲはマイクロ命令レジスタ、ＣＴ
Ｌはマイクロアドレス制御回路、ＤＬは遅延回路、ｅ
ば誤り検出信号、ｅｌば一時障害検出信号、ｅ２は素子
障害検出信号、ＦＦはフリップフロップ、Ｇｏ乃至Ｇ２
はゲート、ＴＲは命令レジスタ、ＴＳＦは割込原因フリ
ップフロップ、ｍは照合信号、ＭＡＩは割込マイクロア
ドレス発生回路、ＭＡＳは特殊マイクロアドレス発生回
路、ＭＡＴは照合回路、ＭＭＯおよびＭＭＩは主記憶装
置、ＭＭＣＯおよびＭＭＣＩは主記憶制御装置、ＭＰＩ
は複写マイクロプログラム、ＭＢ２は割込マイクロプロ
グラム、ＰＣはパリティ検査回路、ＲＥＧＯおよびＲＥ
ＧＩはレジスフ、を示す。 １ 峯 １ 図 ≠ ２ 記 ２ 第 ３ 図
示す図、第２図は本発明の一実施例による主記憶制御装
置を示す図、第３図は本発明の一実施例による中央制御
装置を示す図である。 図において、ＣＣＯおよびＣＣ１は中央制御装置、ＣＭ
は制御メモリ、ＣＭＴＲはマイクロ命令レジスタ、ＣＴ
Ｌはマイクロアドレス制御回路、ＤＬは遅延回路、ｅ
ば誤り検出信号、ｅｌば一時障害検出信号、ｅ２は素子
障害検出信号、ＦＦはフリップフロップ、Ｇｏ乃至Ｇ２
はゲート、ＴＲは命令レジスタ、ＴＳＦは割込原因フリ
ップフロップ、ｍは照合信号、ＭＡＩは割込マイクロア
ドレス発生回路、ＭＡＳは特殊マイクロアドレス発生回
路、ＭＡＴは照合回路、ＭＭＯおよびＭＭＩは主記憶装
置、ＭＭＣＯおよびＭＭＣＩは主記憶制御装置、ＭＰＩ
は複写マイクロプログラム、ＭＢ２は割込マイクロプロ
グラム、ＰＣはパリティ検査回路、ＲＥＧＯおよびＲＥ
ＧＩはレジスフ、を示す。 １ 峯 １ 図 ≠ ２ 記 ２ 第 ３ 図
Claims (1)
- 現用および予備主記憶装置を具備し、該現用主記憶装置
から読出す情報の誤りを検査する情報処理システムにお
いて、誤りが検出された情報の格納されていた前記現用
主記憶装置上のアドレスを記憶するアドレス記憶手段と
、該アドレス記憶手段が今回記憶したアドレスと前回記
憶したアドレスとを照合する照合手段とを設け、該照合
手段が前記両アドレスの一致を検出した場合には前記現
用主記憶装置と前記予備主記憶装置とを切替えて使用し
、前記照合手段が前記両アドレスの不一致を検出した場
合には前記予備主記憶装置上の前記アドレス記憶手段が
今回記憶したアドレスと同一のアドレスから情報を読出
して前記現用主記憶装置上の前記今回記憶したアドレス
に書込み、引続き現用主記憶装置として使用することを
特徴とする記憶情報一時障害検出方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58117359A JPS608962A (ja) | 1983-06-29 | 1983-06-29 | 記憶情報一時障害検出方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58117359A JPS608962A (ja) | 1983-06-29 | 1983-06-29 | 記憶情報一時障害検出方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS608962A true JPS608962A (ja) | 1985-01-17 |
Family
ID=14709725
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58117359A Pending JPS608962A (ja) | 1983-06-29 | 1983-06-29 | 記憶情報一時障害検出方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS608962A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03269745A (ja) * | 1990-03-20 | 1991-12-02 | Yokogawa Electric Corp | 二重化プロセッサシステム |
| US8667372B2 (en) | 2006-08-18 | 2014-03-04 | Fujitsu Limited | Memory controller and method of controlling memory |
-
1983
- 1983-06-29 JP JP58117359A patent/JPS608962A/ja active Pending
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