JPS6091724A - デジタル・アナログ変換装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明ば、ＰＣＭ（Ｐｕｌｓｅ−Ｃｏｄｅ　Ｍｏｄｕｌ
ａｔｉｏｎ）ｌｚ：＋−１−プレーヤ等の各種デジタル
処理ンステｌ、に適用されるデジタル・アナログ変換装
置に関し、特に、テジタルデータをパルス振幅変調（Ｐ
ＡＭ：　Ｐｕｌｓｅ−Ａｍｐｌ　１ｔｕｄｅ　Ｍｏｄｕ
　−１ａｔｉｏｎ）波とパ）Ｌ−ス幅変調（ＰＷＭ：Ｐ
ｕ１ｓｅ−Ｗｉｄｔｈ　Ｍｏｄｕｌａ　−ｔｉｏｎ）波
に変換してアナログ化する方式のものに関する。

〔背景技術とその問題点〕

従来より、単純二進符号や二進化十進符号のようＶこ各
ビットが一定の重みを持ったデジタル信号をアナログ信
号に変換するデジタル・アナログ（Ｄ／Ａ）変換装置は
、上記各ビットの重みにて与えられるテンタル情報に対
応するＰＡＭ波やＰＷＭ波に上記デジタル信号を変換し
て、上記ＰＡＭ波あるいはＰＷＭＧを低域通過フィルタ
にて補間することによりアナログ信号を得るようにした
変換方式のものが広く知られている。

デジタル信号をＰＡＭ波に変換する方式（以下、ＰＡＭ
方弐という。）のＤ／Ａ変換装置４では、原理的に直線
性の良好な変換特性を（Ａられるのであるが、入力デジ
タル信号の各ビットの重みに正確に対応する高楯度の抵
抗加算回路や電流加算回路を必要とし、分解能を高めよ
うとすると回路規模が大きくなり且つ回ｈ）６全体を高
精度にしなければならない。寸だ、デジタル信号をＰ’
ＷＭ波に変換する方式（以下、ＰｗＭ方式という。）の
Ｄ／Ａ変換装置では、入力デジタル信号に応じてカウン
タにより出力のパルス幅を制御すれば良いので、回路構
成が簡単であるが、その変換特性が原理的に非直線で変
換誤差を含み、また、分解能に応じてカウンタの動作周
波数を高くする必要がある。

すなわち、ＰＡＭ方式にて変換したアナログ信号とＰＷ
Ｍ方式にて変換したアナログ信号とを比較すると、第１
図に示すように各方式にてテンタル信号を変換したＰＡ
ＭパルスもＰＷＭパルスモ面積は等しいのであるが、変
換周期Ｔに対するテ＝−ティが変化することのないＰＡ
Ｍパルスに対してデー−ティが変化するＰＷＭパルスは
、フルスケール（Ｉｉ’Ｓ）にて上言己１）　Ａ　Ｍパ
ルレスとデ・・−ティが一致し、０ＦＳ１則のＰＷＭパ
ルス程その中ノＥ、・（ｔｌ　）、（ｔｌ　）、（ｔ：
３　）が変換周期（Ｔ）ＴＦ　Ｓ　、Ｆ　Ｓ　、ｉ−Ｆ
　Ｓ の中心（ｔつ）から離れるため、名アナログ信号の瞬時
値レベルか第２図に示すようにｌＪ　Ａ　Ｍ方式よりも
ＰＷＭ方式の方が低くなってし捷い、しかも方式におけ
る変換特性の非直線性はアナログ信号の周波数ｙｃ応じ
て変化し、信号周波数が高い稈、上記非直性による歪が
大きくなり、寸だ、−変換周期Ｔ内でのＰＷＭ波の最大
パルス幅が大きい程、上記歪か大きくなってし甘う。

上記ＰＷＭ力式ににおける変換歪を低減するにｕ、ＰＷ
Ｍ波のパルス幅を制御するカウンタの動作周波数と高く
して、データのＩＬＳＢを示すＰＸＶＮ侃域通退域通過
フィルタ間して得られるアナログ信号の信号レベルか低
くなってしまい、最大出力レベルと無信号レベルとの比
すなわちダイナミ７・クレソンが低下するという欠点か
ある。

さらに、Ｎビットの分角イ能の］つ／Ａ変換をＰ　Ａ　
Ｍ方式にて行なう場合には、例えは電流加算回ｊ烙を利
用するとすると、各ビットに対応して高精度に重みづけ
されな、Ｎ個の電流源を心安とする。

〔発明の目的〕

そこで、本発明は、上述の如き従来の問題点に鑑み、Ｐ
ＡＭ方式およびＰＷＭ方式の各長所を有効に利用して高
分解能のＤ／Ａ変換を可能にした新規な構成のデジタル
・アナログ変換装置を提供するものである。

１だ、本発明の他の目的は出力アナログ信号の歪率を悪
化させることなくダイナミックレンジ全確保するように
したＰＷＭ方式によるＤ／Ａ変換全換金可能ることにあ
る。

さらに、本発明の他の目的は、ＰＷＭ力式によるＤ／Ａ
変換特性の直線性の向上を図り、歪の少々いアナログ信
号を得ら扛るようにすることにある。

〔発明の概要〕

本発明に係るデジタル・アナログ変換装置は、上述の目
的を達成するためにＮビットの入力テジタルデータを上
位ｎＨＮビットＴ位ｌＩＬビットに少なくとも二分割し
、上記上位＋１１□ビツトのデータヲノクルス振幅変調
波に変換し、上記下位＋１Ｌビツトのデータをパルス幅
変調波に変換し、上記ノシルス振幅変調波とパルス幅変
調波を時間Ｒａ１ｌ　を合ぜて加算合成し、この合成パ
ルスを一変換周期内で複数回出力するようにしたことを
特徴とするものである。

〔実施例〕

以下、本発明に係るデジタル・アナログ変換装置の一実
施例について、図面に従い詳卸１に説明する３、 第３図のブロック回路に示す実施例において、データ入
力端イ１に６−１　、す／フリンク周勘１（周期Ｉ）１
υにアナログ信号を量子化し／−Ｎヒツトの／リアルデ
ータか供給ａれる。この実施例では、５ヒ。

ｌ・のシリプルデータが上記テ−り人力☆；Ｍ子１に、
１１、給さノ］るものとする。

変換器２に供給され、このＳ／Ｐ変換器２によりパラレ
ルデータに変換される。

上記Ｓ／Ｐ’＆換器２にて得られるパラレルデータは、
変調制御部１０に供給される。

この変調制御部１０は、クロック入力端子１１から供給
されｆ。ＬＫなる同波数のクロックパルス（ψ。ＬＫ）
を計数する４ビツトカウンタ１２と、とクロックとして
動作するでれそれ４ビツトの第１および第２シフトレジ
スタ１３．１４を備、ｔ　ティる。

上記各シフトレジスタ１３，１４は、各最］位ビット出
力がシリアルデータ入力端子にそれぞれ戻されており、
上記カウンタ１２からの分周出力パルス（Ｐｓ）をクロ
ックとして４ビツトデータを巡回的にシフトするように
なっている。

第１のシフトレジスタ１３には、上記Ｓ／Ｐ変換器２に
て得られるＮビットのパラレルデータのうち、そのビッ
トの重みの大きいＭＳＢｌｌｕの上位ｎＨ（ｎｎ＝２　
）ビットのデータ（Ｄφ）　、（Ｄ＋）がＰＡＭデコー
ダ１５を介して４ビツトデータ（ｄφ）　、（ｄｌ）。

（ｄ２）　、　（ａｓ）に変換されて供給される。

ｄφ−Ｎφ〃 ｄ、＝Ｄφ＋Ｄ。

ｄ２−（Ｄφ＋ＤＩ　）・Ｄ。

ｄ３＝Ｄφ・Ｄ。

に変換するもので、例えばＯＲゲートとＡＮＤゲートに
て構成される。このＰＡＭテコーダ１５にて得られる４
ビツトデータ（ｄφ）　、　（ｄｌ　）　、（ｄ２）。

（ｄ３）は、■サンプリング周期Ｔｓ毎に上記第１のシ
フトレジスタ１３にパラレルロードされ、このシフトレ
ジスタ１３にて上記分周出力パルスＰｓのタイミング毎
に第４図に示すように巡回的にシフトされる。

上記第１のシフトレジスタ１３は、上記４ビツトデータ
（ｄφ）　、　（ｄｌ）　、　（ｄ２）　、　（ａｓ）
を巡回的にシフトした４ビツトの第１の制御データ（Ｓ
Ａ）をスイッチング制御回路１６に供給している。

捷た、第２のシフトレジスタ１４は、データ入力回路１
７から［１，１２１，φ、ＩＺＩ’ｌｌなる４ピントデ
ータが１サンプリング周期Ｔｓ毎にパラレルロードされ
るようになっており、この４ビツトデータを上記分間出
力パルスＰｓのタイミング毎に第４図に示すように巡回
的にシフトして、４ビツトの第２の制御データ（ＳＢ）
を形成し、この制御データを上記スイッチング制御回路
１６に供給するようになっている。

さらに、上記スイッチング制御回路１６には、上記各シ
フトレジスタ１３．１１＝ら出力される４ビツトの制御
データ（ＳＡ）　、　（ＳＢ）がＮＯＲケート１８，１
９．２０．２１を介して第３の制御データ（Ｓｃ）とし
て供給されている。

また、上記変調制御部１０は、上記カウンタ１２にクロ
ックパルスψ。□を計数することにより第４図に示すよ
うに各タイミングＬ。ｒ　ｔｌｌ　”２・・・毎に出力
される４ビツトの計数出力データ（Ｑｃ［：Ｑ＋。

Ｑ２．Ｑ３．Ｑ４　）　）に対する一致検出を行なう第
１および第２の一致検出回路２２．２３を備えている。

上記第１の一致検出回路２２は、上記Ｓ／Ｐ変換器２に
て得られるＮピントのパラレルデータのうち、そのビッ
トの重みが小さいＬ　Ｓ　Ｂ　１１ｔｌの下位ｎＬ（ｎ
ｂ＝３）ビットのデータ（Ｄ２）　、　（Ｄ３）　、　
（Ｄ４　）が供給されているとともに、補助データ久方
端子２４から論理「１」の１ビツトデータ（Ｄｓ　）が
供給されておシ、この１ビツトデータ（Ｄｓ）を上記下
位ｎＬビットデータ（Ｄ２）　、（Ｄ３）　、（Ｄ４）
　ノＭ　Ｓ　Ｂ　例に付加した４ビツトデータ（Ｄｘ　
〔Ｄｓ　、Ｄ２　、Ｄｓ　１Ｄ４））と上記カウンタ１
２からの計数出力データＱ　ｃ　ＣＱ＋　。

Ｑ２．Ｑ３．Ｑイ〕とを比較して一致検出を行なうよう
になっている。この第１の一致検出回路２２にて得られ
る一致検出出力は、フリップフロップ２６にリセットパ
ルスとして供給されている。

また、上記第２の一致検出回路２３は、上記１ビツトデ
ーＩＤｓを上記下位”Ｌビノトデーク（Ｄ２）。

（Ｄ３）　、　（Ｄ４）に付加した４ビツトデータ（Ｄ
ｘ）の補数データ（Ｄｘ）が補数回路２５から供給され
ており、この補数チー３（Ｄｘ）　と上記δｊ；散出力
テーータＣＱＣ）と全比較して一致検出を行なうように
なっていて）。この第２の一致検出回路２３にて州られ
る一致出出力は、上記フリップフロップ２６にセントパ
ルスとして供給されている。

なお、上記各−数構出回路２２．２３は、例えばそ担ぞ
れ１１固のＥＸ・ＯＲケートおよび１イ固のＮ　Ａ　Ｎ
ｌ）ケートにて構成される。

上記第１および第２の一致検出回路２２．２３による各
−数構出出力によりトリカーされる上記フリップフロッ
プ２６は、第４図に示す各タイミング（ｔ８）　−（ｔ
２．）　、（ｔ４ｏ）　、（ｔｓｏ）を中ノし・とじて
上記下位】］Ｌビットデータ（Ｄ３　）、　（Ｄ４　）
　、　（Ｄ５）　に応じてパルス幅（τ）が変化するＰ
ＷＭ　！ｔｉｌｌ　Ｈ信号（ＳＰＷＭ）を出力する。こ
こで、上記各タイミング（ｔ８）　’（ｔ２４）　、（
ｔ４ｏ）　、（ｔ５ｅ）は−変換１．’ｊｊ期（Ｔ）を
等間隔に分割した各区間（ＴＩｌ）　、（Ｔｂ）　、（
Ｔｃ）　、　（Ｔ、ｉ）の中心（（なっている。

この実施例において、上述の如き構成の変調ｐｉｌｌ側
＋ｉ［１ｏにより動作ｆｌ＋制御さレル変調部３０は、
２ｎＨ＝４個の定電流源３１．３２，３３．３４を備え
、次の様に構成されている。

各定電流源３１．３２，３３．３４は、そ）しそれ３接
点の・１個の切換スイッチ３５．３６．３γ。

３８の′６可１１の接点（ｓ＋　）　、　（Ｓ２）　、
　（Ｓ３　）　、　（ｓ、＋）に接続されている。そし
て、上記各切換スイッチ３５゜３６．３７．３８Ｕ、各
第１の固定接点（ＡＩ）、　（Ａ２）。

（Ａ３　）　、　（Ａ４　）か演算増幅器４０の反転入
力端子に接続され、１／９込各第２の固定接点（Ｂ＋）
　、（Ｂ２）。

（Ｂ、　）　、　（Ｂ＋　）かＰＷＭのスイッチ３９を
介して上記反転入力対、１子に接続され、さらに各第３
の固定接点（ｃ、）　、　（Ｃ２）　、　（Ｃ３）　、
　（Ｃ４）か接地さｔ’している。

丑だ、上記（演算増幅器４（０１、その非反転入力端子
が僧地されており、さらに、その出力店子４１が帰還抵
抗４２を介して反転入力端子に接続されている。

上記ＰＷＭ用のスイ、・す３９は、上述の変調制ｍ＋部
ｉｏのフリップフロップ２６から出力されるＰ　ＷＭ　
ｆｆｉ制御信号（ＳＰＷＭ）によってスイノナ／グ制（
１１１されるようになっている。

１だ、上記４個の切換スイッチ３５．３６，３７゜３８
は、上述の変調１ｈ制御部１０のスイッチング制御回路
１６から出力されるスイッチング制御信号（Ｓｓｗ）に
よって、次のように切換制御されるようになっている。

第１の切換スイッチ３５ば、」ニー記スイノナング制御
信号Ｓｓｗによって、上記変調制御部１０の第１のシフ
トレジスタ１３の最上位ビット出力’、Ｑ＋３）が論理
「１」のときに、その可動接点（Ｓ＋）が第］の固定接
点（ＡＩ）に接続され、丑た第２のンストシ・／スフ１
４の最上位ビット出力（Ｑ２３）が論理（−１」のとき
に、その可動接点（Ｓｌ）が第２の固定接点（ｊ３＋）
ｔこ接続され、さらに、上記各最上位ビット出力（Ｑ１
０　、Ｑ２３）かともに論理［−〇」）ときＩ／Ｃ１そ
の司動接点（Ｓｌ）が第３の固定接点＋−ム￥４・に接
続される。寸だ、第２．第３．第４の切換スイッチ３６
．３７．３８も、上記第１の切換スイッチ３５と同様に
、上記各シフトレジスタ１３．１４の各出力の論理値に
応じて切換えられるようになっている。

上記４個の切換スイッチ３５．３６，３７．３８は、第
１のシフトレジスタ１３から出力される第１の！ｔｉ制
御テータデーＡ）によって、上述の第４図に示したタイ
ムチャートにおける区間（Ｔａ）　、　（Ｔｂ）。

（Ｔ、）　、（Ｔｄ）毎に４個の定電流源３１　、３２
　、３３゜３４を上記上位１１＋１ビノトテータ（Ｄφ
）　、　（Ｄ、　）に対応する個数ずつ順次に選択して
、第５図に示す如きｐ　Ａ　Ｍ波（ＰＡＭｏ）を形成し
、このＰＡＭ波（Ｐ　Ａ１１ｘＩｏ）を上記演算増幅器
４０に供給する。

才／こ、下記４個の切換スイッチ３５．３６．３７゜３
８ｉ、！、第２の／フトレ／スタ１４から出力される第
２のｆｌｉｌ＋御テータ（デー）によって、上記・１個
の定電侃源３１．３２，３３．３４を上述の各区間（Ｔ
−）　、　（Ｔｂ）　＝　（Ｔｃ）　、（Ｔｄ）　４ｕ
にｌ１ｌｆ４次に選択して、手記ＰＷＭ用のスイッチ３
９に接続する。上記ＰＷｌｖＩ用のスイッチ３９は、上
記ＰＷＭ制御（Ｌ月に基いたスイッチング動作全行なう
ことによりＰＷＭｅ。

（Ｉ）ＷＭＯ）を形成して、このＰＷＭ波（ＰＷｉＶＩ
ｏ　）を上記演算増幅器４０に供給する。

そして、上記演算増幅器４０は、上述の各スイッチ３５
．３６．３７，３８．３９の、スイノナング動作によシ
ー変換周期（Ｔ）内に複数回形成されるＰＡＭ波（ｐ　
ＡＭＯ）とＰＷＭ波（ＰＷＭ、）とを加算合成して第６
図に示すような合成パ　ルス（ＰＯＵＴ）を出力する。

すなわち、上述の如き構成の実施例では、Ｎビットの入
力デジタルテ゛−タの下位＋１１．ピノトチ〜りが、−
変換周期（Ｔ）を等間隔に分割した各区間（Ｔ、）。

（Ｔｂ）　、（Ｔｃ）　、　（Ｔｄ）の各中心のタイミ
ングを中心としてそれぞれ左右対称にパルス幅（τ０）
の変化する４個のＰＷＭパルスから成るＰＷＩＶＩ波（
ＰＷｊ＼ｑｏ）に変換される。上記ＰＷＭ波（ＰＷＩＶ
］ｏ　）は、−変換周期（Ｔ）内で左右対称の同一パル
ス幅（τ。）を有し且つ等間隔の時間遅れもって順θζ
に出力される４個のＰＷＭパルスから成るので、低域通
過フィルタにて補間してアナログ信号に変換したときに
歪率を増大させることなく信号レベルをそのパルス数分
だけ高くすることができる。

捷だ、Ｎビットの入力デジタルテークの上位】ＩＩ（ビ
ノトデータは、上記ＰＷＭ波（ＰＷＭｏ）と時間像 軸の合った上記烙区間（Ｔａ）　、　（Ｔｂ）　、（１
’ｃ）　、（’Ｌ＋）をそれぞれパルス幅とする４個の
Ｐ　Ａ　Ｍパルスから成るＰＡＭ波（ＰＡＭｏ）に変換
される。上記ＰＡＭ波（ｐ　ＡＭｏ）は−変換周期（Ｔ
）内で順次に出力される４個のＰＡＭパルスにて形成さ
れているので所謂アパーチャ効果によるＰＡＭ波の変換
歪を少なくすることができる。なお、上３己Ｐ　Ａ　Ｍ
　ａ（Ｐ　ＡＭｏ　）の各パルス・パルス間隔は、任意
であるが上記アパーチャ効果の影＠！を減すために（は
その間隔を小さくした方が良い。

さらに、この実施例では、上記ＰＡＭ波（ＰＡＭｏ）お
よびＰＷＭ波（ＰＷＭｏ）を、変調部３０の各定電流源
３１．３２，３３．３４を一変換周期（Ｔ）内でｊ１ｈ
次に切換選択することによって形成しているので、各定
電流源３１．３２，３３．３４の各定流値（ｉｔ）　、
　（Ｉ２）　、　（Ｉ３）　、　（Ｉ４）の平均筒にて
全体の波高値を示すことができる。従って、各定電流源
３１．３２，３３．３４として高精度のものを用いずと
も、ＰＡＭ波（ＰＡＭｏ）およびｐＷＭ波（ＰＷＭ、）
による変換特性の直線性を確保することができモノリン
ツクＩＣ化が容易になる。

上記ＰＡＭ波（Ｐ　Ａ　Ｍｏ　）とＰＷＭ波（ＰＷＭｏ
）を加算合成して得られる合成パルス（Ｐｏｕｌ・）は
、周期（Ｔ）の中心（ｔφ）に対して左右対称の波形を
有しているので、ＦＭ成分による誤差を含むことなく、
低域通過フィルタにて補間してアナログ信号に変換した
ときの変換特性の非直線性による誤差も第７図に示すよ
うに小さくなる。

〔発明の効果〕

上述の実施例の説明から明らかなように、本発明に係る
デジタル・アナログ変換装置では、Ｎビットの入力デジ
タルデータを上位１１１１ビツトと下位ＩＬＬビットに
少なくとも二分割して、各テークを一変換周期内でそれ
ぞれパルス幅の等しい左右対称の複数のＰＡＭ波とＰＷ
Ｍ波に変換して時間軸を合せて加算合成しているので’
Ｉ　ＦＭ成分による誤差等を含むことなく直線性に優れ
且つダイナミックレンジの広いＤ／Ａ変換を行なうこと
ができる。

従って、本発明によれば所期の目的を十分に達成するこ
とができる。

【図面の簡単な説明】

第１図は一般にＤ／Ａ変換に用いられるＰＡＭ波および
ＰＷＭ波を示す波形図であり、第２図は上記ＰＡＭ波お
よびＰＷＭ波を用いたＤ／Ａ変換の各変換特性を比較し
て示す特性線図である。 第３図は本発明に係るデジタル・アナログ変換５図は上
記実施例における上位ｎｌｌビットのテークを変換して
得られるＰＡＭ波の波形図、第６図は上記実施例おいて
各ＰＷＭ波を加算合成して得られるＰＷＭ波出力の一例
を示す波形図、第７図は上記実施例におけるＤ／Ａ変換
特性を示す特性線図である。 １０　変調１１ｉ１１徊ｊ部 １２・・・カウンタ １３．１４・・シフトレジスタ １５・・・ＰＡＭデコーダ １６　・スイッチング制御回路 ２２．２３・−数構出回路 ２５・・補数回路 ２６・・・フリップフロップ ３０・・変調部 ３１．３２．３３．３４・・定電流源 ３５．３６．３γ、３８．３９　・・スイッテ４０・・
・演算増幅器 特許出願人　ソニー株式会社 代理人　弁理士　小　池　兄 同　１）　利　榮　− 手続補正書（自発） 昭和５９年８月７１１ 特許庁長官　志　賀　学　殿 １、事件の表示 昭和５８年　特許願第１９９１９７　＠２、発明の名称 事イ′Ｉとの関係　特ａ′「出願人 化　所　東京部品用区北品用６丁目７番３５号氏名　（
２１８）ソニー株式会社 （名　称）　代表者　大　賀　典　雄 ４、代　理　人 〒１０５ 住　所　東京都港区虎ノ門二丁目６番４号自　発 ６、補正の対象 明細書の「発明の詳細な説明」の欄、および図面 ７、補正の内容 （７−１，）　明細書の第３頁第１５行目から同頁第８
行目に亘る記載「離れるため、・・・・・・・・含んて
しすう。」を次の通り訂正する。 ｌ−離れるため、周波数変調（Ｆ’　Ｍ　：　Ｆｒｅｑ
ｕｅｎｃｙＭｏｄｕｌａｔｉｏｎ　）による誤差を発生
する。また、各方式にて変換した各アナロク信号の瞬時
値レベルは、第２図に示すように、ＰＡＭ方式よりＰＷ
Ｍ方式の方が高くなってしまい、ＰＷＭ方式による変換
特性には非直線性をもってしまう。」 （７−２）　明細書の第４頁第７行目にある記載「と高
くして、」を（を高くして、」と訂正する。 （７−３）　明細書の第１０頁第１０行目にある記載１
Ｍ８８例」をＩＭｓＢ側」と訂正する。 （７−４）　明細書の第１１頁第４行目にある記載１一
致出出力」を１−数構出出力」と訂正する。 （７−５）　明細書の第１１頁第７行目から同頁第８行
目に亘る記載１１個の・・・・・・ＮＡＮＤケ−１・に
て」を１４個のＥＸ　−０１（、ケートおよび１個のＮ
ＯＬＬケーＩ・にて」と訂正する。 （７−６）　明細書の第１１頁第１３行目にある記載［
上記下位１１Ｌ・・・・・・・・・、（Ｄｓｌに」を「
上記下位１１Ｌヒツ１、テーク（Ｄ　２）　、（Ｄ　ａ
”）　、（Ｄ　４’）に」と訂正する。 （７−７）　明細書の第１３頁第９行目にある記載［Ｑ
、、　Ｊを「Ｑｌφ」と訂正する。 （７−８）　明細書の第１３頁第１１行目から同頁第８
行目に亘る記載１また第２の・・・・・・・・・出力（
Ｑ　２Ｂ）が」を「また第２のシフトレジスタ１４の最
上位ヒツト出力ｒＱ２φ）か」と訂正する。 （７−９）　明細書の第１３頁第１５行目にある記載［
Ｑ＋−、Ｑ２ｊをＩＱ、φ、Ｑ２φ］と訂正する。 （７−１０）　明細書の第１６頁第４行目から同頁第８
行目に亘る記載１上記ＦＡＭ波（Ｐ　ＡＭｏ　）は・・
・・ことができる。Ｊを削除する。 （７−１１）　図面の第２図を別紙の通り訂正する。 第２図 へＶテジフル梠ν

Claims (1)

【特許請求の範囲】
1. Ｎビットの入力デジタルデータ全上位ｎＮビットと下位
   １１Ｌビツトに少なくとも二分割し、上記上位ＩＩ　Ｎ
   ビットのデータ全パルス振幅変ル１１４波に変換し、上
   記下位ｎＬビットのデータ全パルス幅変調波に変換し、
   上記パルス振幅変調波とパルス幅変調波を時間軸を合ぜ
   て加算合成し、この合成・ぐルスを一変換周期内で複数
   回出力するようにしたことを特徴とするデジタル・アナ
   ログ変換装置。