JPS6091726A - デジタル・アナログ変換装置 - Google Patents
デジタル・アナログ変換装置Info
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- JPS6091726A JPS6091726A JP19957683A JP19957683A JPS6091726A JP S6091726 A JPS6091726 A JP S6091726A JP 19957683 A JP19957683 A JP 19957683A JP 19957683 A JP19957683 A JP 19957683A JP S6091726 A JPS6091726 A JP S6091726A
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- Japan
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- gate
- pulse width
- circuit
- supplied
- digital
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
- H03M1/68—Digital/analogue converters with conversions of different sensitivity, i.e. one conversion relating to the more significant digital bits and another conversion to the less significant bits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
- H03M1/82—Digital/analogue converters with intermediate conversion to time interval
- H03M1/822—Digital/analogue converters with intermediate conversion to time interval using pulse width modulation
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、 Ｐ ＣＭ （Ｐｕ１ｓｅ−Ｃｏｄｅ Ｍｏ
ｄｕｌａｔｉｏｎ）レコードプレーヤ等の各種デジタル
処理システムに適用さ几るデジタル・アナログ変換装置
に関し、特にデジタルデータをパルス幅変調（ＰＷＭ：
Ｐｕ１ｓｅ−Ｗｉｄｔｈ Ｍｏｄｕｌａｔｉｏｎ ）
波に変換してアナログ化する方式のものに関する。
ｄｕｌａｔｉｏｎ）レコードプレーヤ等の各種デジタル
処理システムに適用さ几るデジタル・アナログ変換装置
に関し、特にデジタルデータをパルス幅変調（ＰＷＭ：
Ｐｕ１ｓｅ−Ｗｉｄｔｈ Ｍｏｄｕｌａｔｉｏｎ ）
波に変換してアナログ化する方式のものに関する。
従来↓す、単純二進符号や二進化十進符号のように各ピ
クトが一定の重みを持ったデジタル信号？アナログ信号
に変換するデジタル・アナログ（Ｄ／Ａ）変換装置は、
上記各ビットの重みにて与えら几るデジタル情報に対応
するパルス振幅変調（Ｐ Ａ Ｍ ： Ｐｕ１ｓｅ Ａ
ｍｐｌｉｔｕｄｅ Ｍｏｄｕｌａｔｉｏｎ ）波やＰＷ
Ｍ波に上記デジタル信号を変換して、上記ＰＡＭ波ある
いはＰ Ｗ ＩｖＩ波を低域通過フィルタにて補間する
ことによシアナログ信号ケ得るようにした変換方式のも
のが広く知られている。
クトが一定の重みを持ったデジタル信号？アナログ信号
に変換するデジタル・アナログ（Ｄ／Ａ）変換装置は、
上記各ビットの重みにて与えら几るデジタル情報に対応
するパルス振幅変調（Ｐ Ａ Ｍ ： Ｐｕ１ｓｅ Ａ
ｍｐｌｉｔｕｄｅ Ｍｏｄｕｌａｔｉｏｎ ）波やＰＷ
Ｍ波に上記デジタル信号を変換して、上記ＰＡＭ波ある
いはＰ Ｗ ＩｖＩ波を低域通過フィルタにて補間する
ことによシアナログ信号ケ得るようにした変換方式のも
のが広く知られている。
デジタル信号’（ｚＰＡＭ波に変換する方式（以下、Ｐ
ＡＭ方式という。）のＤ／Ａ変換装置では、原理的に直
線性の良好な変換特性を得ら九るのであるが、入力デジ
タル信号の各ビットの重みに正確に対応する高精度の抵
抗加算回路や電流加算回路を必要とし、分解能を高めよ
うとすると回路規模が大きくなシ且つ回路全体を高精度
にしなけ乳ばならない。まだ、デジタル信号ｉＰＷＭ波
に変換する方式（以下、ＰＷＭ方式という。）のＤ／Ａ
変換装置では、入力デジタル信号に応じてカウンタによ
り出力のパルス幅を制御すｎば良いので、回路構成が簡
単であるが、その変換特性が原理的に非直線で変換誤差
を含み、また、分解能に応じてカウンタの動作周波数を
高くする必要がある。
ＡＭ方式という。）のＤ／Ａ変換装置では、原理的に直
線性の良好な変換特性を得ら九るのであるが、入力デジ
タル信号の各ビットの重みに正確に対応する高精度の抵
抗加算回路や電流加算回路を必要とし、分解能を高めよ
うとすると回路規模が大きくなシ且つ回路全体を高精度
にしなけ乳ばならない。まだ、デジタル信号ｉＰＷＭ波
に変換する方式（以下、ＰＷＭ方式という。）のＤ／Ａ
変換装置では、入力デジタル信号に応じてカウンタによ
り出力のパルス幅を制御すｎば良いので、回路構成が簡
単であるが、その変換特性が原理的に非直線で変換誤差
を含み、また、分解能に応じてカウンタの動作周波数を
高くする必要がある。
すなわち、ＰＡＭ方式にて変換したアナログ信号とＰＷ
Ｍ方式にて変換したアナログ信号とを比較すると、第１
図に示すように各方式にてデジタル信号を変換したＰＡ
ＭパルスもＰＷＭパルスも面積は等してのであるが、変
換周期Ｔに対するデユーティが変化することのないＰＡ
Ｍパルスに対シテテューティが変化するＰＷＭパルスハ
、フルスケールＦＳにて上記ＰＡＭパルスとデユーティ
が一致し、ＯＦＳ側のＰＷＭパルス程その中心ｔ−Ｆ８
、 ｔ−Ｌｙｓ ｓ ＬＡｒｓが変換周期Ｔの中心ｔ
ψから離ｎるため、各アナログ信号の瞬時値レベルが第
２図に示すようにＰＡＭ方式よりもＰＷＭ方式の方が低
くなってしまい、シかもＰＷＭ方式の場合には周波数変
調（Ｆ Ｍ ： ＦｒｅｑｕｅｎｃｙＭｏｄｕｌａｔｉ
ｏｎ ）による誤差も含んでしまう。
Ｍ方式にて変換したアナログ信号とを比較すると、第１
図に示すように各方式にてデジタル信号を変換したＰＡ
ＭパルスもＰＷＭパルスも面積は等してのであるが、変
換周期Ｔに対するデユーティが変化することのないＰＡ
Ｍパルスに対シテテューティが変化するＰＷＭパルスハ
、フルスケールＦＳにて上記ＰＡＭパルスとデユーティ
が一致し、ＯＦＳ側のＰＷＭパルス程その中心ｔ−Ｆ８
、 ｔ−Ｌｙｓ ｓ ＬＡｒｓが変換周期Ｔの中心ｔ
ψから離ｎるため、各アナログ信号の瞬時値レベルが第
２図に示すようにＰＡＭ方式よりもＰＷＭ方式の方が低
くなってしまい、シかもＰＷＭ方式の場合には周波数変
調（Ｆ Ｍ ： ＦｒｅｑｕｅｎｃｙＭｏｄｕｌａｔｉ
ｏｎ ）による誤差も含んでしまう。
なお、Ｎビットの分解能のＤ／Ａ変換をＰＡＭ方式にて
行なう場合には、例えば電流加算回路を利用すると、谷
ビットに対応して高精度に重みづけさ九だＮ個の電流源
を必要とする。
行なう場合には、例えば電流加算回路を利用すると、谷
ビットに対応して高精度に重みづけさ九だＮ個の電流源
を必要とする。
そこで本発明は、上述の如き従来の問題点に鑑み、ＰＷ
Ｍ方式によシ高分解能のＤ／Ａ変換変換能可能た新規な
構成のデジタル・アナログ変換装置を提供するものであ
る。
Ｍ方式によシ高分解能のＤ／Ａ変換変換能可能た新規な
構成のデジタル・アナログ変換装置を提供するものであ
る。
さらに、本発明の他の目的は、ＰＷＭ方式によるＤ／Ａ
変換特性の直線性の向上を図シ、歪の少いアナログ信号
ケ得ら九るＪ：うにすることにある。
変換特性の直線性の向上を図シ、歪の少いアナログ信号
ケ得ら九るＪ：うにすることにある。
本発明に係るデジタル０アナログ変換装置は、上述の目
的を達成するために入力デジタルデータケ複数種類のパ
ルス幅変調波に変換し、各パルス幅変調波を一変換周期
内で加算合成して左右対称の合成パルス幅変調波を出力
するパルス幅変調手段を備えてなるものである。
的を達成するために入力デジタルデータケ複数種類のパ
ルス幅変調波に変換し、各パルス幅変調波を一変換周期
内で加算合成して左右対称の合成パルス幅変調波を出力
するパルス幅変調手段を備えてなるものである。
以下、本発明に係るデジタル・アナログ変換装置の一実
施例について、図面に従い詳細に説明するＯ 第３図のプロンク回路図に示す実施例において、データ
入力端子１には、す／ブリング周期Ｔｓ毎にアナログ信
号全量子化したＮピントのシリアルデータが供給さ九る
。この実施例では、３ビツトシリアルデータが上記デー
タ入力端子１に供給さ九るものとする。
施例について、図面に従い詳細に説明するＯ 第３図のプロンク回路図に示す実施例において、データ
入力端子１には、す／ブリング周期Ｔｓ毎にアナログ信
号全量子化したＮピントのシリアルデータが供給さ九る
。この実施例では、３ビツトシリアルデータが上記デー
タ入力端子１に供給さ九るものとする。
上記シリアルデータは、上記データ入力端子１カラシリ
アル・パラレル（Ｓ／Ｐ ）変換器２に供給さ九、この
Ｓ／Ｐ変換器２にょシリアルデータＤｐ［Ｄψ、ＤＩ
、Ｄ２ ）に変換さ几るよりになっている。
アル・パラレル（Ｓ／Ｐ ）変換器２に供給さ九、この
Ｓ／Ｐ変換器２にょシリアルデータＤｐ［Ｄψ、ＤＩ
、Ｄ２ ）に変換さ几るよりになっている。
この実施例の装置は、クロック入力端子３刀）ら供給さ
九るｆｃＬＫなる周波数のクロ７クパルスφｃＬ＋ｃ
ｋ計数する４ビツトカウンタ４を備えておハ上記りロン
クパルスψｃＬＫｋ上記力つ７タ４にて計数することに
よシ第４図に示すように各タイミングｔｏ、ｔ□ ・・
・毎に得られる４ビツトの計数出力データＱ＋ 、Ｑ２
、Ｑ−、Ｑ４の下位３ビツトデータＱｃ［（ｈ 、Ｑ
２−Ｑ−）が第１のゲート回路１０に供給さ九るととも
に第１ないし第４の一致検出回路３１，３２，３３，３
４に供給さ几ている。
九るｆｃＬＫなる周波数のクロ７クパルスφｃＬ＋ｃ
ｋ計数する４ビツトカウンタ４を備えておハ上記りロン
クパルスψｃＬＫｋ上記力つ７タ４にて計数することに
よシ第４図に示すように各タイミングｔｏ、ｔ□ ・・
・毎に得られる４ビツトの計数出力データＱ＋ 、Ｑ２
、Ｑ−、Ｑ４の下位３ビツトデータＱｃ［（ｈ 、Ｑ
２−Ｑ−）が第１のゲート回路１０に供給さ九るととも
に第１ないし第４の一致検出回路３１，３２，３３，３
４に供給さ几ている。
上記第１のゲート回路１０は、インバータ１１とＮＯＲ
ゲーデー２．１３にて構成さ几ておシ、上記カウンタ４
から供給さ九る３ビツトデータＱｃに対して、一方のＮ
ＯＲゲート１２から５０１＝Ｑ１＋Ｑ２＋可。
ゲーデー２．１３にて構成さ几ておシ、上記カウンタ４
から供給さ九る３ビツトデータＱｃに対して、一方のＮ
ＯＲゲート１２から５０１＝Ｑ１＋Ｑ２＋可。
なるゲート出力信号Ｓａ１に出力し、他方のＮＯＲゲー
ト１３刀）ら ＳＧ２″−Ｑ１＋Ｑ２＋Ｑ３ なる第２のゲート出力信号Ｓｃ２ ｋ出力するようにな
っている。この第１のゲート回路１０にて形成さ九る第
１のゲート出力信号ＳＧ１は、ＯＲゲート４１を介して
第１のンリノプノロノグ５１のセント入力端子に供給さ
ｎているとともに、ＯＲゲート４２金介して第２のノリ
ンプノロノプ５２のリセント入力端子に供給さｎている
。また、上記第１のゲート回路１０にて形成さ几る第２
のゲート出力信号Ｓｃ２は、第２のゲート回路２０に供
給さ几ているとともに、第３のフリップ７０ノブ５３の
七グト入力端子と第４の７リングフロノプ５４のりセン
ト入力端子に供給されている。
ト１３刀）ら ＳＧ２″−Ｑ１＋Ｑ２＋Ｑ３ なる第２のゲート出力信号Ｓｃ２ ｋ出力するようにな
っている。この第１のゲート回路１０にて形成さ九る第
１のゲート出力信号ＳＧ１は、ＯＲゲート４１を介して
第１のンリノプノロノグ５１のセント入力端子に供給さ
ｎているとともに、ＯＲゲート４２金介して第２のノリ
ンプノロノプ５２のリセント入力端子に供給さｎている
。また、上記第１のゲート回路１０にて形成さ几る第２
のゲート出力信号Ｓｃ２は、第２のゲート回路２０に供
給さ几ているとともに、第３のフリップ７０ノブ５３の
七グト入力端子と第４の７リングフロノプ５４のりセン
ト入力端子に供給されている。
また、上記第２のゲート回路２ｏには上記カウ／タヰの
最上位ビットデータＱ４が供給さｔているとともに、加
算器５からキャリー出力データＣが供給さ九ている。こ
の第２のゲート回路２ｏは、インバータ２１とＡＮＤゲ
ート２２．２３にて構成されておフ、一方のＡＮＤゲー
ト２２からＳ ａＢ ”’ Ｓ ｃ２ ・Ｃ＠Ｑ４なる
第３のゲート出力信号５ａｓｋ出力するとともに、他方
のＡＮＤゲート２３たら ５ａ４＝Ｓａ２ ・Ｃ・Ｑ４ なる第４のゲート出力信号５ａｃｋ出力するようになっ
ている。上記第２のゲート回路２ｏにて形成さ几る第３
のゲート出力信号Ｓａｓは、上記ＯＲゲ＝）４１ｉ介し
て上記第１の７リングフロノプ５１のセント入力端子に
供給されているとともに、ＯＲゲート４３ケ介して上記
第２のフリップフロップ５２のリセント入力端子に供給
されている。
最上位ビットデータＱ４が供給さｔているとともに、加
算器５からキャリー出力データＣが供給さ九ている。こ
の第２のゲート回路２ｏは、インバータ２１とＡＮＤゲ
ート２２．２３にて構成されておフ、一方のＡＮＤゲー
ト２２からＳ ａＢ ”’ Ｓ ｃ２ ・Ｃ＠Ｑ４なる
第３のゲート出力信号５ａｓｋ出力するとともに、他方
のＡＮＤゲート２３たら ５ａ４＝Ｓａ２ ・Ｃ・Ｑ４ なる第４のゲート出力信号５ａｃｋ出力するようになっ
ている。上記第２のゲート回路２ｏにて形成さ几る第３
のゲート出力信号Ｓａｓは、上記ＯＲゲ＝）４１ｉ介し
て上記第１の７リングフロノプ５１のセント入力端子に
供給されているとともに、ＯＲゲート４３ケ介して上記
第２のフリップフロップ５２のリセント入力端子に供給
されている。
また、上記第２のゲート回路２０にて形成さ九る第４の
ゲート出力信号ＳＧ４ は、ＯＲゲート４４を介して上
記第１のフリップフロップ５１のリセント入力端子に供
給さ九ているとともに、上記ＯＲゲート４２ケ介して第
２のフリップフロップ５２のリセント入力端子に供給さ
几ている。
ゲート出力信号ＳＧ４ は、ＯＲゲート４４を介して上
記第１のフリップフロップ５１のリセント入力端子に供
給さ九ているとともに、上記ＯＲゲート４２ケ介して第
２のフリップフロップ５２のリセント入力端子に供給さ
几ている。
さらに、上記加算器５は、上記Ｓ／Ｐ変換器２にて得ら
れるＮ（Ｎ＝３）ビットのパラレルデータＤｐ［：Ｄψ
、 Ｄｌ、Ｄ２ ）に〔１，ψ、ψ〕なるデータケ加算
して、そのキャリー出力データＣを上記第２のゲート回
路２０に供給し、捷た、その加算出力データ（ＤＡ［Ｄ
ψ＋１ ｔＤ＋ ｙＤ２ ） ）孕上記第１の一致検出
回路１０に供給するとともに第１の補数回路６に供給し
ている。上記第１の補数回路６は、上記加算出力データ
ＤＡのこの補１５７’ −夕５ｈを形成して、この補数
データＹ５Ａ−ｆｆ：上記第２の一致検出回路３２に供
給している。
れるＮ（Ｎ＝３）ビットのパラレルデータＤｐ［：Ｄψ
、 Ｄｌ、Ｄ２ ）に〔１，ψ、ψ〕なるデータケ加算
して、そのキャリー出力データＣを上記第２のゲート回
路２０に供給し、捷た、その加算出力データ（ＤＡ［Ｄ
ψ＋１ ｔＤ＋ ｙＤ２ ） ）孕上記第１の一致検出
回路１０に供給するとともに第１の補数回路６に供給し
ている。上記第１の補数回路６は、上記加算出力データ
ＤＡのこの補１５７’ −夕５ｈを形成して、この補数
データＹ５Ａ−ｆｆ：上記第２の一致検出回路３２に供
給している。
なお、上記加算回路５お工び第１の補数回路６の動作ケ
第１表に示しである。
第１表に示しである。
第１表
また、上記Ｓ ／ Ｐ変換器２にて得ら九るＮ（Ｎ＝３
）ピントのパラレルデータＤ ｐ ＣＤψ、Ｄｌ。
）ピントのパラレルデータＤ ｐ ＣＤψ、Ｄｌ。
Ｄ２）は、上記第３の一致検出回路３３に供給さ九てい
るとともに、第２の補数回路７に供給さ九ている。
るとともに、第２の補数回路７に供給さ九ている。
この第２の補数回路７は、上記パラレルデータＤ。
〔Ｄψ＝Ｄ１ 、Ｄ２）の２の補数データ丁Ｐを形成し
て、この補数データ而を上記第４の一致検出回路３４に
供給している。
て、この補数データ而を上記第４の一致検出回路３４に
供給している。
上記第１の一致検出回路３１は、上記カラ／り４の計数
出力データＱｃと上記加算器５の加算出力データＤＡと
全比較して一数構出オ行ない、その−数構出信号ＤＰｔ
’ｌ：上記ＯＲゲート４４を介して上記第１のフリッ
プフロップ５１のリセクト入力端子に供給している。ま
た、上記第２の一致検出回路３２は、上記計数出力デー
タＱｃと上記第１の補数回路６の補数データ５Ａとを比
較して、その−数構出信号？上記ＯＲゲート４３孕介し
て上記第２のフリップフロップ５２のセント入力端子に
供給している。さらに、上記第３の一致検出回路３３は
、上記計数出力データＱｃ と上記Ｓ／Ｐ変換器２によ
るパラレルデータＤｐｋ比較して、その−数構出信号Ｄ
Ｐ３を上記第３の７リングフロノプ５３のり化ノド入力
端子に供給している。
出力データＱｃと上記加算器５の加算出力データＤＡと
全比較して一数構出オ行ない、その−数構出信号ＤＰｔ
’ｌ：上記ＯＲゲート４４を介して上記第１のフリッ
プフロップ５１のリセクト入力端子に供給している。ま
た、上記第２の一致検出回路３２は、上記計数出力デー
タＱｃと上記第１の補数回路６の補数データ５Ａとを比
較して、その−数構出信号？上記ＯＲゲート４３孕介し
て上記第２のフリップフロップ５２のセント入力端子に
供給している。さらに、上記第３の一致検出回路３３は
、上記計数出力データＱｃ と上記Ｓ／Ｐ変換器２によ
るパラレルデータＤｐｋ比較して、その−数構出信号Ｄ
Ｐ３を上記第３の７リングフロノプ５３のり化ノド入力
端子に供給している。
そして、上記第４の一致検出回路３４は、上記計数出力
データＱｃと上記第２の補数回路７の補数データＤｐｋ
比較して、その−数構出信号ＤＰ。
データＱｃと上記第２の補数回路７の補数データＤｐｋ
比較して、その−数構出信号ＤＰ。
全上記第４のノリンプフロンプ５４０セント入力端子に
供給している。
供給している。
上記第１ないし第４のフリップフロップ５１゜５２．５
３，５４は、そｎぞ庇上ノド入力端子とりセント入力端
子に供給さｎる各信号の立上シのタイミングでトリガー
されて、各肯定出力信号を谷ＡＮＤゲート６１，６２，
６３，６４全介して第１ないし第４のパルス幅制御信号
Ｐ１ 、Ｐ、、。
３，５４は、そｎぞ庇上ノド入力端子とりセント入力端
子に供給さｎる各信号の立上シのタイミングでトリガー
されて、各肯定出力信号を谷ＡＮＤゲート６１，６２，
６３，６４全介して第１ないし第４のパルス幅制御信号
Ｐ１ 、Ｐ、、。
ＰＲ，Ｐ、を出力する。
上記ＡＮＤゲート６１，６２，６３，６４は、上記カウ
ンタ４の最上位ピント出立Ｑ４がインバータ６０を介し
てゲート制御信号として供給されておシ、上記最上位ビ
ット出力Ｑ４が論理「０」になっている−変換周期Ｔの
前半区間ＴＡ中だけゲートが開成さ九るようになってい
る０ 上記第１のフリップフロップ５１がら上記ＡＮＤゲート
６１ケ介して出力さ九る第１のパルス幅制御信号Ｐ１は
、上記第１のフリップフロップ５１が上記第１のゲート
出力信号Ｓａ□の立上シのタイミングｔ４でセントさ几
、上記第１の一数構出信号ＤＰ□の立上りのタイミング
でリセットさ几ることによシ、上記パラレルデータＤｐ
に応じて第４図に示す、］：うにパルス幅τ１が変化す
る。
ンタ４の最上位ピント出立Ｑ４がインバータ６０を介し
てゲート制御信号として供給されておシ、上記最上位ビ
ット出力Ｑ４が論理「０」になっている−変換周期Ｔの
前半区間ＴＡ中だけゲートが開成さ九るようになってい
る０ 上記第１のフリップフロップ５１がら上記ＡＮＤゲート
６１ケ介して出力さ九る第１のパルス幅制御信号Ｐ１は
、上記第１のフリップフロップ５１が上記第１のゲート
出力信号Ｓａ□の立上シのタイミングｔ４でセントさ几
、上記第１の一数構出信号ＤＰ□の立上りのタイミング
でリセットさ几ることによシ、上記パラレルデータＤｐ
に応じて第４図に示す、］：うにパルス幅τ１が変化す
る。
また、上記第２のフリップフロップ５２７１−ら上記Ａ
ＮＤゲー）６１−介して出力される第２のパルス幅制御
信号Ｐ２は、上記第２のフリップフロップ５２が上記第
２の一数構出信号ＤＰ２の立上りのタイミングでセント
さ几、上記第１のゲート出力信号Ｓｃ１ の立上りのタ
イミングｔ４でリセットさ几ることにより、上記タイミ
ング４４ を中心として上記第１のパルス幅制御信号Ｐ
１と対称的にパルス幅τ２が変化する。さらに、上記第
３のパルス幅制御信号Ｐｓ と上記第４のパルス幅制御
信号Ｐ４は、第４図に示すように上記パラレルデータＤ
ｐに応じて上記第３のパルス幅制御信号Ｐ３のパルス幅
τ３が上記第２のゲート出力信号ＳＧ２ の立上りのタ
イミングｔｏ刀ｊらタイミングｔｓ ７Ｑ＞らｊ７ｐｊ
６ ・・・・ｔｌの順に変化する。
ＮＤゲー）６１−介して出力される第２のパルス幅制御
信号Ｐ２は、上記第２のフリップフロップ５２が上記第
２の一数構出信号ＤＰ２の立上りのタイミングでセント
さ几、上記第１のゲート出力信号Ｓｃ１ の立上りのタ
イミングｔ４でリセットさ几ることにより、上記タイミ
ング４４ を中心として上記第１のパルス幅制御信号Ｐ
１と対称的にパルス幅τ２が変化する。さらに、上記第
３のパルス幅制御信号Ｐｓ と上記第４のパルス幅制御
信号Ｐ４は、第４図に示すように上記パラレルデータＤ
ｐに応じて上記第３のパルス幅制御信号Ｐ３のパルス幅
τ３が上記第２のゲート出力信号ＳＧ２ の立上りのタ
イミングｔｏ刀ｊらタイミングｔｓ ７Ｑ＞らｊ７ｐｊ
６ ・・・・ｔｌの順に変化する。
上記第１ないし第４のパルス幅制御信号ＰｌｙＰ ２
ｐ Ｐ３ 、 Ｐ ４は、変調部１０に供給さ几ている
Ｏ 上記変調部７０は、上記第１ないし第４のパルス幅制何
１信号ｐ、ｐ Ｐ２ ｚ ｐ、ｔ ｐ４にょシスイッチ
ング制御さｎる第１ないし第４のスイッチ７１．７２，
７３，７４と、これらのスイッチア１．７２，７３，７
キに接続された第１ないし第４の定電流源８１，８２，
８３．８４と、上記各スイッチ７１，７２，７３．７４
を介して上記谷定電流源８１，８２，８３，８４が反転
入力端子に接続さｆ′した演算増幅器９０と、この演算
増幅器９０の出力端子９１と反転入力端子との間に接続
さ′ｉ１．た帰還抵抗９５とから構成さ九ている。なお
、上記演算増幅器９０の非反転入力端子は接地さ几てい
る。
ｐ Ｐ３ 、 Ｐ ４は、変調部１０に供給さ几ている
Ｏ 上記変調部７０は、上記第１ないし第４のパルス幅制何
１信号ｐ、ｐ Ｐ２ ｚ ｐ、ｔ ｐ４にょシスイッチ
ング制御さｎる第１ないし第４のスイッチ７１．７２，
７３，７４と、これらのスイッチア１．７２，７３，７
キに接続された第１ないし第４の定電流源８１，８２，
８３．８４と、上記各スイッチ７１，７２，７３．７４
を介して上記谷定電流源８１，８２，８３，８４が反転
入力端子に接続さｆ′した演算増幅器９０と、この演算
増幅器９０の出力端子９１と反転入力端子との間に接続
さ′ｉ１．た帰還抵抗９５とから構成さ九ている。なお
、上記演算増幅器９０の非反転入力端子は接地さ几てい
る。
上記第１ないし第４のスイッチ７１，７２，７３．７４
は、上記第１ないし第４のパルス幅制御信号Ｐ １．Ｐ
２ ｖ Ｐ ｓ −Ｐ４に応じたスイッチ／グ動作を
行なうことにより、上記パラレルデータＤｐに応じてパ
ルス幅の変化過程がそ几ぞれ異なる４種類のＰＷＭ波Ｐ
Ｗ Ｍ ｓ ｖ Ｐ Ｗ ＩＶＩ ２ 、 Ｐ Ｗ
Ｍｓ、ＰＷＭ４ ｋ形成して上記演算増幅器９００反転
入力端子に供給する。
は、上記第１ないし第４のパルス幅制御信号Ｐ １．Ｐ
２ ｖ Ｐ ｓ −Ｐ４に応じたスイッチ／グ動作を
行なうことにより、上記パラレルデータＤｐに応じてパ
ルス幅の変化過程がそ几ぞれ異なる４種類のＰＷＭ波Ｐ
Ｗ Ｍ ｓ ｖ Ｐ Ｗ ＩＶＩ ２ 、 Ｐ Ｗ
Ｍｓ、ＰＷＭ４ ｋ形成して上記演算増幅器９００反転
入力端子に供給する。
上記演算増幅器９０は、各ＰＷＭ波ＰＷＭ、。
ＰＷＭ２ 、ＰＷＭｓ 、ＰＷＭ４ を加算合成するこ
とにｘＱ１第５図に示すように一変換周期Ｔ内で左右対
称のＰＷＭ波Ｐ ＷＭ ＯＵＴ ｋ出力する。
とにｘＱ１第５図に示すように一変換周期Ｔ内で左右対
称のＰＷＭ波Ｐ ＷＭ ＯＵＴ ｋ出力する。
上記変調部７０にて得ら汎るＰＷ Ｍ波（ＰＷＩｖｌｌ
スケール〕においてそのパルス幅が最大パルス幅τ。１
ａＸに一致してＰＷＭ成分を台筐ないＰＡＭ波に相当す
るものになる。従って、上記ＰＷＭ波（ＰＷＭｏｕＴは
、低域通過フィルタにて補間してア特性に一致した変換
特性を呈することになる。また、上記ＰＷＭ波（Ｐ Ｗ
Ｍ ０ＵＴ）は、左右対称の性による誤差の向きが反転
した変換％性？呈することになる。しかも、上記Ｐ Ｗ
ＩＶＩ波（Ｐ ＷＭＯＵＴ）は、複数の定電流源８１
，８２，８３，８４の各電流値ＩＩ ｔＩ２ ｐＩｆｉ
、■、の平均値にて実質的な波高値すが決まるので、
各定電流源８１゜８２．８３，８４に高精度のものを用
いずとも変換特性の直線性を確保することができ、この
実施例の装置をモノシックＩＣ化するに適している。
スケール〕においてそのパルス幅が最大パルス幅τ。１
ａＸに一致してＰＷＭ成分を台筐ないＰＡＭ波に相当す
るものになる。従って、上記ＰＷＭ波（ＰＷＭｏｕＴは
、低域通過フィルタにて補間してア特性に一致した変換
特性を呈することになる。また、上記ＰＷＭ波（Ｐ Ｗ
Ｍ ０ＵＴ）は、左右対称の性による誤差の向きが反転
した変換％性？呈することになる。しかも、上記Ｐ Ｗ
ＩＶＩ波（Ｐ ＷＭＯＵＴ）は、複数の定電流源８１
，８２，８３，８４の各電流値ＩＩ ｔＩ２ ｐＩｆｉ
、■、の平均値にて実質的な波高値すが決まるので、
各定電流源８１゜８２．８３，８４に高精度のものを用
いずとも変換特性の直線性を確保することができ、この
実施例の装置をモノシックＩＣ化するに適している。
なお、上述の実施例では、４個の定電流源８１．８２，
８３，８４を用いて４種類のＰＷＭ彼ＰＷｆｖｉ１ 、
ＰＷＭ２ ｔＰＷＭ８ 、ＰＷＭ４を形成し１ ｌ ３ て加算合成しているので−ＦＳ、−ＦＳ、−ＦＳ４ ２
４ 、ＦＳにおいて変換特性の直線性を確保することができ
るのであるが、Ｍ個の定電流源を用いるこ波ｒ得ること
ができる。
８３，８４を用いて４種類のＰＷＭ彼ＰＷｆｖｉ１ 、
ＰＷＭ２ ｔＰＷＭ８ 、ＰＷＭ４を形成し１ ｌ ３ て加算合成しているので−ＦＳ、−ＦＳ、−ＦＳ４ ２
４ 、ＦＳにおいて変換特性の直線性を確保することができ
るのであるが、Ｍ個の定電流源を用いるこ波ｒ得ること
ができる。
上述の実施例の説明から明らかなＸうに、本発明に係る
デジタル・アナログ変換装置では、ＰＷＭ方式にて直線
性の優ｆｌた変換％性を確保して、高分解、高精度のＤ
／Ａ変換を行なうことができ、所期の目的を十分に達成
することができる。
デジタル・アナログ変換装置では、ＰＷＭ方式にて直線
性の優ｆｌた変換％性を確保して、高分解、高精度のＤ
／Ａ変換を行なうことができ、所期の目的を十分に達成
することができる。
第１図は一般にＤ ／ Ａ変換に用いられるＰＡＭ波お
よびＩ）ＷＭ波盆示す波形図であｐ１第２図は上記ＰＡ
Ｍ波およびＰＷＭ波を用いたＤ／Ａ変換の谷変換特性を
比較して示す特性線図である。 第３図は本発明に係るデジタル・アナログ変換装置の一
実施例オ示すプロンク回路図であり、第４図は上記実施
例の動作を示すタイムチャート、第５図は上記実施例に
おいて変調部刀）ら出力されるＰＷＭ波の波形図、第６
図は上記実施例のＤ／Ａ変換％性を示す特性線図である
。 ２・・・ Ｓ／Ｐ変換器 冬−・・ カラ／り ５・・・加算器 ６．７・・・補数回路 ＴＯ，２０・・ｅゲート回路 ３１．３２，３３，３４・・・−数構出回路５１．５２
，５３，５４・・・ フリツプフロツプ７０・・・変調
部 ７１．７２，７３，７４・・・スイッチ８１．８２，８
３．８４・・・定電流源９０・・・演算増幅器 特許出願人 ン二一株式会社 代理人 弁理士 小 池 見 向 １） 村 榮 − 手続補正書（自発） 昭和５９年８月７１ 特許庁長官 志 賀 学 殿 １、事件の表示 昭和５８年 特許願第１９９５７６号 ３、補正をする者 事件との関係 特ｒ［出願人 任 所 東京部品用区花品用６丁目７番３５号氏名（２
１８）ソニー株式会社 銘 称） 代表者 大 賀 典 雄 ４、代 理 人 〒１０５ 自 発 ６、補正の対象 明細書の［発明の詳細な説明」の欄、および図面 ７、補正の内容 （７−１，） 明細書の第３頁第１３行目から同頁第１
７行目に亘る記載「離れるため、・・・・・・・・含ん
てしまう。」を次の通り訂正する。 「離れるため、周波数変調（Ｆ” Ｍ ： Ｆ’ｒｅｑ
ｕｅｎｃｙＭｏｄｕｌａｔｉｏｎ ）による誤差を発生
する。また、各方式にて変換した各アナロク信号の瞬時
値レベルは、第２図に示すように、Ｐ Ａ Ｍ方式より
ＰＷＭ方式の方か高くなってしまい、ＰＷＭ方式による
変換特性には非直線性をもってしまう。」 （７−２） 明細書の第７頁第１９行目にある記載［リ
セット」を１−七ノト」と訂正する。 （７−３） 明細書の第１０頁第１２行目にある記載「
−数構出信号を」を「−数構出信号ＤＰ２を」と訂正す
る。 （７−４） 明細書の第１１頁第１２行目にある記載［
出立Ｑ、Ｊを「出力Ｑ、Ｊと訂正する。 （７−５） 明細書の第１２頁第１３行目にある記載り
ゝ゛ ［タイミンク４４」を「タイミン４ｔ、」と訂正する、
（７−６） 明細書の第１４頁第１０行目から同頁第１
１行目に亘る記載ｒ （Ｐ ＷＭｏｕｌは、」を「（Ｐ
ＷＭ ＯＵＴ ）は、」と訂正する。 （７−７） 明細書の第１４頁第１５行目にある記載（
−Ｐ Ｗ Ｍ ＯＵＴは、」をｌ’ Ｐ Ｗ Ｍ ＯＵ
Ｔ ）は、」と訂正する。 （７−８） 明細書の第１４頁第１７行目にある記載３ ［’−ＦＳＪをｌ’−Ｆ’Ｓｊと訂正する。 ４ （７−９） 明細書の第１５頁第２行目にある記載［−
集中」を［分散」と訂正する。 （７−１０） 明細書の第１５頁第３行目にある記載「
分散」を１集中」と訂正する。 （７−１１） 明細書の第１５頁第１２行目にある記載
［モノシック」を［モノリシック］と訂正する。 （７−１２） 明細書の第１５頁第１９行目にある記載
Ｉ”Ｓ ＦＳ Ｉ−一」をＩ−ＨＪ と訂正する。 （７−１３） 図面の第２図、第５図および第６図を別
紙の通り訂正する。 （７−１４） 別紙に朱書きして示すように、図面の第
３図中に指示番号１７０」およびその引出し線を加入す
る。 第２図 ７Ｘηプ°シタル４ｂ号
よびＩ）ＷＭ波盆示す波形図であｐ１第２図は上記ＰＡ
Ｍ波およびＰＷＭ波を用いたＤ／Ａ変換の谷変換特性を
比較して示す特性線図である。 第３図は本発明に係るデジタル・アナログ変換装置の一
実施例オ示すプロンク回路図であり、第４図は上記実施
例の動作を示すタイムチャート、第５図は上記実施例に
おいて変調部刀）ら出力されるＰＷＭ波の波形図、第６
図は上記実施例のＤ／Ａ変換％性を示す特性線図である
。 ２・・・ Ｓ／Ｐ変換器 冬−・・ カラ／り ５・・・加算器 ６．７・・・補数回路 ＴＯ，２０・・ｅゲート回路 ３１．３２，３３，３４・・・−数構出回路５１．５２
，５３，５４・・・ フリツプフロツプ７０・・・変調
部 ７１．７２，７３，７４・・・スイッチ８１．８２，８
３．８４・・・定電流源９０・・・演算増幅器 特許出願人 ン二一株式会社 代理人 弁理士 小 池 見 向 １） 村 榮 − 手続補正書（自発） 昭和５９年８月７１ 特許庁長官 志 賀 学 殿 １、事件の表示 昭和５８年 特許願第１９９５７６号 ３、補正をする者 事件との関係 特ｒ［出願人 任 所 東京部品用区花品用６丁目７番３５号氏名（２
１８）ソニー株式会社 銘 称） 代表者 大 賀 典 雄 ４、代 理 人 〒１０５ 自 発 ６、補正の対象 明細書の［発明の詳細な説明」の欄、および図面 ７、補正の内容 （７−１，） 明細書の第３頁第１３行目から同頁第１
７行目に亘る記載「離れるため、・・・・・・・・含ん
てしまう。」を次の通り訂正する。 「離れるため、周波数変調（Ｆ” Ｍ ： Ｆ’ｒｅｑ
ｕｅｎｃｙＭｏｄｕｌａｔｉｏｎ ）による誤差を発生
する。また、各方式にて変換した各アナロク信号の瞬時
値レベルは、第２図に示すように、Ｐ Ａ Ｍ方式より
ＰＷＭ方式の方か高くなってしまい、ＰＷＭ方式による
変換特性には非直線性をもってしまう。」 （７−２） 明細書の第７頁第１９行目にある記載［リ
セット」を１−七ノト」と訂正する。 （７−３） 明細書の第１０頁第１２行目にある記載「
−数構出信号を」を「−数構出信号ＤＰ２を」と訂正す
る。 （７−４） 明細書の第１１頁第１２行目にある記載［
出立Ｑ、Ｊを「出力Ｑ、Ｊと訂正する。 （７−５） 明細書の第１２頁第１３行目にある記載り
ゝ゛ ［タイミンク４４」を「タイミン４ｔ、」と訂正する、
（７−６） 明細書の第１４頁第１０行目から同頁第１
１行目に亘る記載ｒ （Ｐ ＷＭｏｕｌは、」を「（Ｐ
ＷＭ ＯＵＴ ）は、」と訂正する。 （７−７） 明細書の第１４頁第１５行目にある記載（
−Ｐ Ｗ Ｍ ＯＵＴは、」をｌ’ Ｐ Ｗ Ｍ ＯＵ
Ｔ ）は、」と訂正する。 （７−８） 明細書の第１４頁第１７行目にある記載３ ［’−ＦＳＪをｌ’−Ｆ’Ｓｊと訂正する。 ４ （７−９） 明細書の第１５頁第２行目にある記載［−
集中」を［分散」と訂正する。 （７−１０） 明細書の第１５頁第３行目にある記載「
分散」を１集中」と訂正する。 （７−１１） 明細書の第１５頁第１２行目にある記載
［モノシック」を［モノリシック］と訂正する。 （７−１２） 明細書の第１５頁第１９行目にある記載
Ｉ”Ｓ ＦＳ Ｉ−一」をＩ−ＨＪ と訂正する。 （７−１３） 図面の第２図、第５図および第６図を別
紙の通り訂正する。 （７−１４） 別紙に朱書きして示すように、図面の第
３図中に指示番号１７０」およびその引出し線を加入す
る。 第２図 ７Ｘηプ°シタル４ｂ号
Claims (1)
- 入力デジタルデータ全複数種類のパルス幅変調波に変換
し、各パルス幅変調波を一変換周期内で加算合成して左
右対称の合成パルス幅変調波を出力するパルス幅変調手
段全備えてなるデジタル・アナログ変換装置。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19957683A JPS6091726A (ja) | 1983-10-25 | 1983-10-25 | デジタル・アナログ変換装置 |
| CA000465851A CA1289666C (en) | 1983-10-25 | 1984-10-19 | Digital-to-analog converting system |
| AU34644/84A AU579839B2 (en) | 1983-10-25 | 1984-10-24 | Digital-to-analog converting system |
| AT84112899T ATE61502T1 (de) | 1983-10-25 | 1984-10-25 | Digital-analog-umsetzer. |
| EP84112899A EP0141386B1 (en) | 1983-10-25 | 1984-10-25 | Digital-to-analog converting apparatus |
| DE8484112899T DE3484227D1 (de) | 1983-10-25 | 1984-10-25 | Digital-analog-umsetzer. |
| US06/917,308 US4739304A (en) | 1983-10-25 | 1986-10-10 | Digital-to-analog converting system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19957683A JPS6091726A (ja) | 1983-10-25 | 1983-10-25 | デジタル・アナログ変換装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6091726A true JPS6091726A (ja) | 1985-05-23 |
Family
ID=16410128
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19957683A Pending JPS6091726A (ja) | 1983-10-25 | 1983-10-25 | デジタル・アナログ変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6091726A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6247214A (ja) * | 1985-08-26 | 1987-02-28 | Sony Corp | デジタル・アナログ変換回路 |
| EP0618678A3 (en) * | 1993-04-01 | 1995-08-16 | Ford Motor Co | Digital pulse width modulator using a proportional shake signal. |
| KR100436357B1 (ko) * | 1996-05-07 | 2004-11-03 | 에이알엠 리미티드 | 다중출력단을갖는디지털아날로그변환기및그변환방법 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57157630A (en) * | 1981-03-25 | 1982-09-29 | Nakamichi Corp | Signal converting circuit |
| JPS5827430A (ja) * | 1981-08-11 | 1983-02-18 | Nakamichi Corp | デジタル／アナログ変換法 |
-
1983
- 1983-10-25 JP JP19957683A patent/JPS6091726A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57157630A (en) * | 1981-03-25 | 1982-09-29 | Nakamichi Corp | Signal converting circuit |
| JPS5827430A (ja) * | 1981-08-11 | 1983-02-18 | Nakamichi Corp | デジタル／アナログ変換法 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6247214A (ja) * | 1985-08-26 | 1987-02-28 | Sony Corp | デジタル・アナログ変換回路 |
| EP0618678A3 (en) * | 1993-04-01 | 1995-08-16 | Ford Motor Co | Digital pulse width modulator using a proportional shake signal. |
| KR100436357B1 (ko) * | 1996-05-07 | 2004-11-03 | 에이알엠 리미티드 | 다중출력단을갖는디지털아날로그변환기및그변환방법 |
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