JPS609172A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS609172A JPS609172A JP58117259A JP11725983A JPS609172A JP S609172 A JPS609172 A JP S609172A JP 58117259 A JP58117259 A JP 58117259A JP 11725983 A JP11725983 A JP 11725983A JP S609172 A JPS609172 A JP S609172A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- source
- electrode
- gate
- electrodes
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/80—FETs having rectifying junction gate electrodes
Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
本発明はＦＥＴ （電界効果型トランジスタ）に係シ、
特にソース、ドレイン電極間に形成されるゲートに特徴
１［する半導体装置に関する。
特にソース、ドレイン電極間に形成されるゲートに特徴
１［する半導体装置に関する。
従来技術と問題点
従来のＦＥＴにおいては、特性を向上させるためにソー
ス抵抗（Ｒｓ）を下げる手段として、ソース側にゲート
ヲ近づけるかまたは動作層を厚くしゲートリセスを形成
する等の対策が施されているが、表面空乏層等の影響や
精度上の問題があって問題全解決するに至っていなり０ 発明の目的 本発明は上述の問題点を解決するためのもので、ソース
抵抗を低減して特性を向上させることのできる半導体装
置を提供することを目的としている。
ス抵抗（Ｒｓ）を下げる手段として、ソース側にゲート
ヲ近づけるかまたは動作層を厚くしゲートリセスを形成
する等の対策が施されているが、表面空乏層等の影響や
精度上の問題があって問題全解決するに至っていなり０ 発明の目的 本発明は上述の問題点を解決するためのもので、ソース
抵抗を低減して特性を向上させることのできる半導体装
置を提供することを目的としている。
発明の構成
本発明では、ＦＥＴの動作層の表面空乏層を電界によっ
て縮めることができることを利用し、ソース抵抗を低減
する手段としてソース、ドレイン電極間に２本のゲート
電極を設け、ソース電極側の一方のゲート電極に空乏層
全縮めるＤＣ電位を印加することによシ上記目的の達成
を図っている。
て縮めることができることを利用し、ソース抵抗を低減
する手段としてソース、ドレイン電極間に２本のゲート
電極を設け、ソース電極側の一方のゲート電極に空乏層
全縮めるＤＣ電位を印加することによシ上記目的の達成
を図っている。
発明の実施例
以下、図面に関連して本発明の詳細な説明する。
第１図は本発明を適用したＧａＡｓ ＭＥＳ ＦＥＴの
製造工程図である。
製造工程図である。
この製造に際しては、まず第１図（ａ）に示すように、
半絶縁性ＧａＡＳ ｌ上に動作層（ｎ型ＧａＡ３層）２
及びオーミック電極３．３”ｉ形成する。電極３はドレ
イン電極に相当し、′ニ極３′はソース電極に相当する
。このとき一般に動作層２の表面に図中点線で示す表面
空乏層４ができている。
半絶縁性ＧａＡＳ ｌ上に動作層（ｎ型ＧａＡ３層）２
及びオーミック電極３．３”ｉ形成する。電極３はドレ
イン電極に相当し、′ニ極３′はソース電極に相当する
。このとき一般に動作層２の表面に図中点線で示す表面
空乏層４ができている。
次に第１図（ｂ）に示すように、ソース電極３′とドレ
イン電極３０間で動作層２上にゲート電極５゜６を形成
する。この場合空乏層４にショットキーによる広がシ部
７，８が発生する。
イン電極３０間で動作層２上にゲート電極５゜６を形成
する。この場合空乏層４にショットキーによる広がシ部
７，８が発生する。
次に第１図（ｅ）に示すように、これらの表面に図示の
パターンの局間絶縁層（ＳｉＯ２）９を形成する。
パターンの局間絶縁層（ＳｉＯ２）９を形成する。
この層間絶り層９に形成されたスリン） １０ 、１０
’、 １１ 。
’、 １１ 。
１２はコンタクトのために用いられるものである。
この工程では、広がシ部７＋ｓｔ＊する空乏層４は多少
広がシ、ソース、ドレイン電極間の動作層２の抵抗を増
大させる。
広がシ、ソース、ドレイン電極間の動作層２の抵抗を増
大させる。
この場合、第２図に示すように、ソース電極３′側のゲ
ート電極６に電源１３の直流電位全印加（Ｇａ−Ａｓ
ＭＦｉＳ ＦＥＴではソース電源に対して■の電位）す
ると、空乏層４の広がシ部８は第２図に示すように縮ま
る。そして、ゲート電極５に○電位の入力信号１４を入
れると、広がシ部７は図示のように広がる。また、ソー
ス、ドレイン電極３’、３には電源１５の電圧を印加す
る。
ート電極６に電源１３の直流電位全印加（Ｇａ−Ａｓ
ＭＦｉＳ ＦＥＴではソース電源に対して■の電位）す
ると、空乏層４の広がシ部８は第２図に示すように縮ま
る。そして、ゲート電極５に○電位の入力信号１４を入
れると、広がシ部７は図示のように広がる。また、ソー
ス、ドレイン電極３’、３には電源１５の電圧を印加す
る。
このようにすることによって、ソース電極３′とゲート
電極５間の空乏層はゲート電極６によって大することが
できる。
電極５間の空乏層はゲート電極６によって大することが
できる。
第３図は本発明のＧａＡｓ ＭＥＳ ＦＥＴをローノイ
ズ及びパワー用として使用する場合の結線回路図で、２
１（点線で示す）はＦＥＴチップ部である。該チップ部
２１は、一般のＦＥＴと異なｊ’ Ｇｉ ｒ Ｇ２のゲ
ートを備えている。Ｇ１は入力信号用のゲートで、上述
のゲート電極５に相当する。そしてＧ２は空乏層を縮め
るためのゲートで、上述のゲート電極６に相当し、該ゲ
ー）Ｇ２にはソースに対して■の直流電圧Ｅ１が印加さ
れている。図中、Ｒ１及びＣＩはセルフバイアス用の抵
抗及びコンデンサ＋Ｃｏは入力ＤＣカット用コンデンサ
、Ｃ２は出力ＤＣカット用コンデンザ、Ｌは出力信号カ
ット用コイル、Ｒ２は電源（ＶＤＳ ） 、Ｓはソース
、Ｄはドレインである。
ズ及びパワー用として使用する場合の結線回路図で、２
１（点線で示す）はＦＥＴチップ部である。該チップ部
２１は、一般のＦＥＴと異なｊ’ Ｇｉ ｒ Ｇ２のゲ
ートを備えている。Ｇ１は入力信号用のゲートで、上述
のゲート電極５に相当する。そしてＧ２は空乏層を縮め
るためのゲートで、上述のゲート電極６に相当し、該ゲ
ー）Ｇ２にはソースに対して■の直流電圧Ｅ１が印加さ
れている。図中、Ｒ１及びＣＩはセルフバイアス用の抵
抗及びコンデンサ＋Ｃｏは入力ＤＣカット用コンデンサ
、Ｃ２は出力ＤＣカット用コンデンザ、Ｌは出力信号カ
ット用コイル、Ｒ２は電源（ＶＤＳ ） 、Ｓはソース
、Ｄはドレインである。
本発明はその他の高電子移動度トランジスタや５１ＭＯ
８）ランジスク等にも応用でき、同様の効果がイ［すら
れる。
８）ランジスク等にも応用でき、同様の効果がイ［すら
れる。
第４図乃至第６図に本発明を各わＩＣ等に適用した場合
の分圧回路（ソース側の１本のゲートに空乏層を縮める
だめの電位を与えるもの）の各踵例を示す。
の分圧回路（ソース側の１本のゲートに空乏層を縮める
だめの電位を与えるもの）の各踵例を示す。
第４図は本発明のＦＥＴ ’ｉ高周波トランジスタ等の
モノシリツクＩＣに適用したもので、２１は第３図と同
様のＩＴチップである。一般にモノシリツクＩＣは、こ
の他に、入力ＤＣカット用コンデンサＣＯｓセルフバイ
アス用抵抗Ｒ１及びコンデンサＣ１、出力ＤＣカット用
コンデンサＣ２、高周波カットリアクタＬｉチップ上に
形成して配線を行う。本例では、更にＩＴチップ部２１
の空乏層コントロール用ゲー）Ｇ２に印加する電圧を電
源電圧ＶＤからの分圧点から取シ出す回路を設けている
。第４図（ａ）は抵抗による方法を示し、第４図（ｂ）
はコンデンサによる方法を示している。図中、Ｒ２＊
ＲＢは分圧用抵抗、ＣＢ 、 Ｃ４は分圧用コンデンサ
である。
モノシリツクＩＣに適用したもので、２１は第３図と同
様のＩＴチップである。一般にモノシリツクＩＣは、こ
の他に、入力ＤＣカット用コンデンサＣＯｓセルフバイ
アス用抵抗Ｒ１及びコンデンサＣ１、出力ＤＣカット用
コンデンサＣ２、高周波カットリアクタＬｉチップ上に
形成して配線を行う。本例では、更にＩＴチップ部２１
の空乏層コントロール用ゲー）Ｇ２に印加する電圧を電
源電圧ＶＤからの分圧点から取シ出す回路を設けている
。第４図（ａ）は抵抗による方法を示し、第４図（ｂ）
はコンデンサによる方法を示している。図中、Ｒ２＊
ＲＢは分圧用抵抗、ＣＢ 、 Ｃ４は分圧用コンデンサ
である。
本例によると、チップ内に分圧回路を設けることによシ
、外部からの電源を減らすことができる。
、外部からの電源を減らすことができる。
また、第５図はゲー）Ｇｓ＋の端子ｆと分圧端子ａ。
ｂ ＋ Ｃ＋ ｄ ＋ ｅをチップ内に設け、仕様に応
じてボンディングによシ所望の分圧端子と端子ｆ２ヲ結
ぶようにしたもので、第５図（ａ）は抵抗分圧によるも
の、第５図（ｂ）は容量分圧によるものをそれぞれ示し
ている。これによると、用いる仕様に対応することが可
能である。回七ト・・ｆ２ｔｌ褐牌「、Ｃ１・−・ＣＩ
６１’Ｊ非和ぺ゛漬゛才〕る。
じてボンディングによシ所望の分圧端子と端子ｆ２ヲ結
ぶようにしたもので、第５図（ａ）は抵抗分圧によるも
の、第５図（ｂ）は容量分圧によるものをそれぞれ示し
ている。これによると、用いる仕様に対応することが可
能である。回七ト・・ｆ２ｔｌ褐牌「、Ｃ１・−・ＣＩ
６１’Ｊ非和ぺ゛漬゛才〕る。
さらに、第６図は本発明のＦＥＴ ’ｉ ＩＣ等に用い
た例で、論理回路を作る上で基本となるＮＯＲ回路に実
施したものである。この場合は、論理回路にも適用でき
、同様の効果を得ることができる。なお、図中、ＩＮ１
〜３は入力、ＲＬは負荷抵抗である。
た例で、論理回路を作る上で基本となるＮＯＲ回路に実
施したものである。この場合は、論理回路にも適用でき
、同様の効果を得ることができる。なお、図中、ＩＮ１
〜３は入力、ＲＬは負荷抵抗である。
以上述べた抵抗、容量の形成に際しては、抵抗体や誘電
体を使用する他に、ＦＦ：、Ｔ ’ｉｉ使用することも
可能である。すなわち、抵抗は、ゲート、ソースを結ぶ
こと（ＤタイプＦＥＴ）、ゲート、ドレインを結ぶこと
（ＥタイプＦＥＴ ）によって可能であ夛、容量は、ソ
ース、ドレーンを結びゲート間との容量を用いることで
可能になる。
体を使用する他に、ＦＦ：、Ｔ ’ｉｉ使用することも
可能である。すなわち、抵抗は、ゲート、ソースを結ぶ
こと（ＤタイプＦＥＴ）、ゲート、ドレインを結ぶこと
（ＥタイプＦＥＴ ）によって可能であ夛、容量は、ソ
ース、ドレーンを結びゲート間との容量を用いることで
可能になる。
発明の効果
以上述べたように、本発明によれば、ＦＩｉＥＴのソー
スとゲート間の空乏Ｎ’ｆｃ縮めてその間の抵抗を低減
することができるので、伝達コンダクタンス（ｇｍ）’
ｅ増大させることが可能である。
スとゲート間の空乏Ｎ’ｆｃ縮めてその間の抵抗を低減
することができるので、伝達コンダクタンス（ｇｍ）’
ｅ増大させることが可能である。
また、空乏層を縮めるためにソース側のゲートに印加す
る電位をチップに内蔵した電圧分圧回路から印加するよ
うにすれば、外部からの電源を必要としない。
る電位をチップに内蔵した電圧分圧回路から印加するよ
うにすれば、外部からの電源を必要としない。
図面は本発明に係る半導体装置の実施例を示すもので、
第１図（ａ） 〜（ｅ）はＧａＡｓ ＭＥＳ ＦＥＴの
製造工程図、第２図は同結線要領図、第３図はこのＦＥ
Ｔをローノイズ及びパワー用として使用する場合の結線
回路図、第４図（ａ）は本発明のＦＥＴ ’ｉモノシリ
ツクＩＣに適用した場合の抵抗分圧回路図、第４図（ｂ
）は同容量分圧回路図、第５図（ａ）は電圧選択端子を
設けた抵抗分圧回路図、第５図山）は同容量分圧回路図
、第６図は本発明のＦＥＴを適用するＩＣ０Ｎ−ＯＲ回
路の回路図である。 図中、１は半絶縁性ＣａＡＳ基板、２は動作層（ｎ型Ｇ
ａＡｓ層）、３はドレイン電極、３′はソース電極、４
は表面空乏層、５，６はゲート電極である。 特許出願人 富士通株式会社 代理人弁理士 玉 蟲 久五部（外１名）第１図 第２図 Ｍ ３ 図 第 ４ 図
第１図（ａ） 〜（ｅ）はＧａＡｓ ＭＥＳ ＦＥＴの
製造工程図、第２図は同結線要領図、第３図はこのＦＥ
Ｔをローノイズ及びパワー用として使用する場合の結線
回路図、第４図（ａ）は本発明のＦＥＴ ’ｉモノシリ
ツクＩＣに適用した場合の抵抗分圧回路図、第４図（ｂ
）は同容量分圧回路図、第５図（ａ）は電圧選択端子を
設けた抵抗分圧回路図、第５図山）は同容量分圧回路図
、第６図は本発明のＦＥＴを適用するＩＣ０Ｎ−ＯＲ回
路の回路図である。 図中、１は半絶縁性ＣａＡＳ基板、２は動作層（ｎ型Ｇ
ａＡｓ層）、３はドレイン電極、３′はソース電極、４
は表面空乏層、５，６はゲート電極である。 特許出願人 富士通株式会社 代理人弁理士 玉 蟲 久五部（外１名）第１図 第２図 Ｍ ３ 図 第 ４ 図
Claims (1)
- 【特許請求の範囲】 １、 ソース、ドレーン電極間にゲートリセスした電界
効果型トランジスタにおいて、前記ゲートを２本の電極
よ多形成し、前記ソース電極側の一方の該ゲート電極を
該ゲート電極の下の空乏層を縮ませる直流電位供給源に
接続するとともに、他方の該ゲート電極に入力信号を加
えるようにしたことを特徴とする半導体装置。 ２ 直流電位供給源が電解効果型トランジスタを搭載す
るＩＣチップに内蔵された電圧分圧回路である特許請求
の範囲第１項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58117259A JPS609172A (ja) | 1983-06-29 | 1983-06-29 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58117259A JPS609172A (ja) | 1983-06-29 | 1983-06-29 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS609172A true JPS609172A (ja) | 1985-01-18 |
Family
ID=14707329
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58117259A Pending JPS609172A (ja) | 1983-06-29 | 1983-06-29 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS609172A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62194681A (ja) * | 1986-02-20 | 1987-08-27 | Mitsubishi Electric Corp | 半導体装置 |
| JPH02159736A (ja) * | 1988-12-14 | 1990-06-19 | Sharp Corp | 高周波増幅素子 |
| JPH07176761A (ja) * | 1993-12-20 | 1995-07-14 | Nec Corp | 電界効果トランジスタ |
| US5808332A (en) * | 1995-03-14 | 1998-09-15 | Mitsubishi Denki Kabushiki Kaisha | Field-effect semiconductor device |
-
1983
- 1983-06-29 JP JP58117259A patent/JPS609172A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62194681A (ja) * | 1986-02-20 | 1987-08-27 | Mitsubishi Electric Corp | 半導体装置 |
| JPH02159736A (ja) * | 1988-12-14 | 1990-06-19 | Sharp Corp | 高周波増幅素子 |
| JPH07176761A (ja) * | 1993-12-20 | 1995-07-14 | Nec Corp | 電界効果トランジスタ |
| US5808332A (en) * | 1995-03-14 | 1998-09-15 | Mitsubishi Denki Kabushiki Kaisha | Field-effect semiconductor device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4024762B2 (ja) | 高周波スイッチ | |
| JPH022179A (ja) | メタル・セミコンダクタ・ｆｅｔ | |
| JPS5994849A (ja) | 半導体集積回路装置 | |
| JPS594175A (ja) | 電界効果半導体装置 | |
| JPS609172A (ja) | 半導体装置 | |
| EP0398331B1 (en) | Oscillator circuit incorporated in a semiconductor circuit | |
| JPS635552A (ja) | バイポ−ラ／ｍｏｓデバイス | |
| US3296508A (en) | Field-effect transistor with reduced capacitance between gate and channel | |
| US3272989A (en) | Integrated electrical circuit | |
| JPH0212972A (ja) | デユアルゲートガリウム砒素電力用金属半導体電界効果トランジスタ | |
| JPS60200547A (ja) | 半導体装置 | |
| JP2874596B2 (ja) | モノリシック電圧制御発振器 | |
| JPS61206304A (ja) | トランジスタ集積回路 | |
| JPS60223167A (ja) | 半導体装置 | |
| JPH0590515A (ja) | 電圧転送回路 | |
| JPS6246551A (ja) | 半導体集積回路装置 | |
| JPS60137071A (ja) | シヨツトキゲ−ト電界効果トランジスタ | |
| JPS59131208A (ja) | マイクロ波モノリシツク増幅器 | |
| JPS6112056A (ja) | 半導体装置 | |
| JPS6348869A (ja) | 半導体装置 | |
| JPH01103879A (ja) | 集積回路 | |
| TW449960B (en) | RF amplifier | |
| KR100215863B1 (ko) | 반도체 소자 | |
| JPS63114271A (ja) | 半導体装置 | |
| JP2867420B2 (ja) | 化合物半導体装置 |