JPH01103879A - 集積回路 - Google Patents
集積回路Info
- Publication number
- JPH01103879A JPH01103879A JP62264591A JP26459187A JPH01103879A JP H01103879 A JPH01103879 A JP H01103879A JP 62264591 A JP62264591 A JP 62264591A JP 26459187 A JP26459187 A JP 26459187A JP H01103879 A JPH01103879 A JP H01103879A
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- Japan
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- gate electrode
- region
- drain
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- Pending
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- 239000000758 substrate Substances 0.000 claims description 5
- 239000012535 impurity Substances 0.000 claims description 4
- 230000005669 field effect Effects 0.000 claims 4
- 238000000034 method Methods 0.000 abstract description 4
- 238000004519 manufacturing process Methods 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 3
- 230000015556 catabolic process Effects 0.000 description 2
- 238000011161 development Methods 0.000 description 2
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Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は集積回路に関し、特にＭＥＳ）ランリスタの集
積回路に関する。
積回路に関する。
近来のＩＣの高性能化と多機能化に伴い、一つのＩＣチ
ップ上の一種類の半導体素子に、多項目上 の最適設計を両立さｌるのは難しくなってきた。
ップ上の一種類の半導体素子に、多項目上 の最適設計を両立さｌるのは難しくなってきた。
例えば、マイクロ波周波数領域で使用されるＩＣを構成
する重要な素子であるＭＥＳ）ランリスタは、その高周
波特性を改善する方向で種々の開発が進、められてきて
いる。
する重要な素子であるＭＥＳ）ランリスタは、その高周
波特性を改善する方向で種々の開発が進、められてきて
いる。
ＭＥＳ）ランリスタの相互コンダクタンスｇ。
が大きくなる程、ＭＥＳ）ランリスタの高域遮断周波数
が大となるため、いかにｇイを大きくするかが開発の重
点となっている。
が大となるため、いかにｇイを大きくするかが開発の重
点となっている。
このｇゆを大きくする１つの手段は、ＭＥＳ）ランリス
タのゲート・ソース（ドレイン）間の寄生抵抗（以下Ｒ
ｓと称する）を小さくすることである。
タのゲート・ソース（ドレイン）間の寄生抵抗（以下Ｒ
ｓと称する）を小さくすることである。
そのために、ゲート・ソース（ドレイン）間の距離を小
さくしたりゲート・ソース（ドレイン）電極間にＭＥＳ
）ランリスタの活性層よりも高濃度の不純物層を設ける
等が考えられてきている。
さくしたりゲート・ソース（ドレイン）電極間にＭＥＳ
）ランリスタの活性層よりも高濃度の不純物層を設ける
等が考えられてきている。
第４図（ａ）〜（ｃ）は、従来の集積回路の製造方法の
一例を説明するための工程順に示した半導体チップの断
面図、第５図は第４図（ｃ）に対応する半導体チップの
平面図である。
一例を説明するための工程順に示した半導体チップの断
面図、第５図は第４図（ｃ）に対応する半導体チップの
平面図である。
第４図（ａ）に示すように、Ｇ ａ Ａ ｓの半絶縁性
基板２の上層の一部に活性層３ｓを設け、その表面の中
央にホトリソグラフィ技術により選択的に金属ゲート電
極Ｇｓを形成し、半導体チップの全表面に絶縁膜４を形
成する。
基板２の上層の一部に活性層３ｓを設け、その表面の中
央にホトリソグラフィ技術により選択的に金属ゲート電
極Ｇｓを形成し、半導体チップの全表面に絶縁膜４を形
成する。
次に、第４図（ｂ）に示すように、異方性エツチングに
より絶縁膜４の一部を除去してゲート電極Ｇ８の両側に
側壁絶縁膜５を形成する。
より絶縁膜４の一部を除去してゲート電極Ｇ８の両側に
側壁絶縁膜５を形成する。
次に第４図（ｃ）に示すように、側壁絶縁膜５とゲート
電極Ｇ８をマスクとして用いて有機金属ＣＶＤ法により
活性層３８よりも高濃度の不純物層のドレイン領域Ｄｓ
及びソース領域Ｓｓを活性層３ｓの両側の表面に形成し
たのち、対応してドレイン電極ＴＤＳ及びソース電極’
［’ｓｓを設ける。
電極Ｇ８をマスクとして用いて有機金属ＣＶＤ法により
活性層３８よりも高濃度の不純物層のドレイン領域Ｄｓ
及びソース領域Ｓｓを活性層３ｓの両側の表面に形成し
たのち、対応してドレイン電極ＴＤＳ及びソース電極’
［’ｓｓを設ける。
最後に、側壁絶縁膜５をエツチングにより除去する。
なお、第４図（ｃ）は第５図のＡ−Ａ’線断面図に相当
する。
する。
ここで、側壁絶縁膜５の厚さを可能な限り薄くして、ゲ
ート電極・ソース（ドレイン）領域の間隔ｄ６を短くし
、Ｒｓの値を低減することによりｇｍを大きくしている
。
ート電極・ソース（ドレイン）領域の間隔ｄ６を短くし
、Ｒｓの値を低減することによりｇｍを大きくしている
。
一般に、ｇ□を大きくする目的でＲ８を小さくするため
にゲート電極・ソース（ドレイン）領域の間隔を短かく
形成するとゲート・ソース（ドレイン）間の絶縁耐圧は
反対に低くなる。
にゲート電極・ソース（ドレイン）領域の間隔を短かく
形成するとゲート・ソース（ドレイン）間の絶縁耐圧は
反対に低くなる。
上述した従来の集積回路は、高速用ＭＥＳ）ランリスタ
と高耐圧用ＭＥＳ）ランリスタとを混在させて同一半導
体基板に形成するために、耐圧特性又はｇ、、、のどち
らかの特性が悪いという問題があった。
と高耐圧用ＭＥＳ）ランリスタとを混在させて同一半導
体基板に形成するために、耐圧特性又はｇ、、、のどち
らかの特性が悪いという問題があった。
本発明の目的は、それぞれ最適特性を有する高速用ＭＥ
Ｓ）ランリスタと高圧用ＭＥＳ）ランリスタを有する集
積回路を提供することにある。
Ｓ）ランリスタと高圧用ＭＥＳ）ランリスタを有する集
積回路を提供することにある。
本発明の集積回路は、半絶縁性基板の一主面に形成され
た複数の活性層の上層又は表面に選択的に形成されたソ
ース及びドレイン領域と該二つの領域間の前記活性層の
表面に設けられたゲート電極とを有する二種類のＭＥＳ
トランジスタを含む集積回路において、高圧用として使
用されるＭＥＳトランジスタのゲート電極・ソース（ド
レイン）領域の間隔が高速用として使用されるＭＥＳト
ランジスタのゲート電極・ソース（ドレイン）領域の間
隔よりも長く構成されている。
た複数の活性層の上層又は表面に選択的に形成されたソ
ース及びドレイン領域と該二つの領域間の前記活性層の
表面に設けられたゲート電極とを有する二種類のＭＥＳ
トランジスタを含む集積回路において、高圧用として使
用されるＭＥＳトランジスタのゲート電極・ソース（ド
レイン）領域の間隔が高速用として使用されるＭＥＳト
ランジスタのゲート電極・ソース（ドレイン）領域の間
隔よりも長く構成されている。
次に、本発明を図面を参照して説明する。
第１図（ａ）及び（ｂ）は本発明の第１の実施例の製造
方法を説明するための工程順に示した半導体チップの断
面図である。
方法を説明するための工程順に示した半導体チップの断
面図である。
第１図（ａ）に示すように、左部分は高速用ＭＥＳトラ
ンジスタ形成領域Ｓで第３図（ｃ）の高速用ＭＥＳ）ラ
ンリスタ１ｓと同一であり、右部分は高圧用ＭＥＳ）ラ
ンリスタ形成領域■である。
ンジスタ形成領域Ｓで第３図（ｃ）の高速用ＭＥＳ）ラ
ンリスタ１ｓと同一であり、右部分は高圧用ＭＥＳ）ラ
ンリスタ形成領域■である。
高圧用ＭＥＳ）ランリスタ形成領域■は、第４図（ａ）
に示した従来と同一工程によってゲート電極Ｇｓを含め
た全表面に絶縁膜４を形成する。
に示した従来と同一工程によってゲート電極Ｇｓを含め
た全表面に絶縁膜４を形成する。
次に、ゲート電極Ｇｖの側面に厚さｄｖの側壁絶縁膜５
ｖを形成する。
ｖを形成する。
第１図（ｂ）に示すように、従来の第４図（ｃ）と同様
の工程でドレイン（ソース）領域Ｄｖ、Ｄｓ（Ｓｖ、
Ｓｓ）及び電極Ｔｖｎ、 Ｔｓｎ （Ｔｖｓ、 Ｔｓｓ
）を形成する。
の工程でドレイン（ソース）領域Ｄｖ、Ｄｓ（Ｓｖ、
Ｓｓ）及び電極Ｔｖｎ、 Ｔｓｎ （Ｔｖｓ、 Ｔｓｓ
）を形成する。
高圧用ＭＥＳ）ランリスタ１ｖのゲート電極・ソース（
ドレイン）領域間隔ｄｖは、高速用ＭＥＳトランジスタ
１ｓのゲート電極・ソース（ドレイン）領域間隔ｄｓよ
りも長く形成されている。
ドレイン）領域間隔ｄｖは、高速用ＭＥＳトランジスタ
１ｓのゲート電極・ソース（ドレイン）領域間隔ｄｓよ
りも長く形成されている。
従って、高圧用ＭＥＳ）ランリスタ１ｖのゲート・ソー
ス（ドレイン）耐圧は、高速用ＭＥＳ）ランリスタ１８
のそれよりも高い。
ス（ドレイン）耐圧は、高速用ＭＥＳ）ランリスタ１８
のそれよりも高い。
第２図は本発明の第２の実施例の断面図である。
各ソース及びドレイン領域ｓ’、、Ｓ’、及びＤ′７゜
Ｄ ’ ｓはゲート電極Ｇｓ及びＧｖの側壁から間隔ｄ
ｓ及びｄｖだけ離れた活性層３ｓ及び３ｖに高濃度不純
物をイオン注入で形成したものである。
Ｄ ’ ｓはゲート電極Ｇｓ及びＧｖの側壁から間隔ｄ
ｓ及びｄｖだけ離れた活性層３ｓ及び３ｖに高濃度不純
物をイオン注入で形成したものである。
第３図は第１図、第２図で説明したＭＥＳ）ランリスタ
の利用例を示すもので高速用ＭＥＳ）ランリスタ１１ｓ
のソース同士が電流源１２を介して電源端子１６に接続
され、一方のＭＥＳ）ランリスタＩＩｓのドレインは負
荷１４を介して電源端子１３に接続され、他方のＭＥＳ
）ランリスタ１１Ｓのドレインは出力端子１５に接続さ
れて差動回路を形成しており、入力端子１７に高速の信
号が入力されている。かかる差動回路は入力端子１７の
選択により、入力信号の否定が出力されるいわゆるイン
バータ回路としても利用できる。高圧用ＭＥＳ）ランリ
スタ１１ｖは出力端子５に出力する高速の出力信号の直
流部分を制御端子１８の電圧を制御することにより制御
する機能を持っている。
の利用例を示すもので高速用ＭＥＳ）ランリスタ１１ｓ
のソース同士が電流源１２を介して電源端子１６に接続
され、一方のＭＥＳ）ランリスタＩＩｓのドレインは負
荷１４を介して電源端子１３に接続され、他方のＭＥＳ
）ランリスタ１１Ｓのドレインは出力端子１５に接続さ
れて差動回路を形成しており、入力端子１７に高速の信
号が入力されている。かかる差動回路は入力端子１７の
選択により、入力信号の否定が出力されるいわゆるイン
バータ回路としても利用できる。高圧用ＭＥＳ）ランリ
スタ１１ｖは出力端子５に出力する高速の出力信号の直
流部分を制御端子１８の電圧を制御することにより制御
する機能を持っている。
かかる回路の各ＭＥＳ）ランリスタに要求される特性は
相反している。すなわち、ＭＥＳ）ランリスタ１１ｓは
高速信号を処理する高速スイッチとして機能しており、
高速動作特性が要求される。
相反している。すなわち、ＭＥＳ）ランリスタ１１ｓは
高速信号を処理する高速スイッチとして機能しており、
高速動作特性が要求される。
また、ＭＥＳ）ランリスタ１１ｖは直流信号を制御して
おり、出力端子５と電源端子６の間の電圧に耐える高耐
圧性が要求されている。これを実現するため、高速用Ｍ
ＥＳ）ランリスタ１１３はｇ□を大とするためにゲート
電極とソース領域との間の距離の小さい構造を、高圧用
ＭＥＳ）ランリスタ１１ｖは高耐圧とするためにゲート
電極とソース領域との間の距離の大なる構造を用いるこ
とが要求される。このような構造のトランジスタは第１
図又は第２図を用いて説明したように実現することがで
きる。 ゛ 〔発明の効果〕 以上説明したように本発明は、耐圧が必要となる部分に
はゲート電極とソース（ドレイン）領域との間の距離の
長いＭＥＳ）ランリスタを用い、高速動作が必要となる
部分にはゲート電極とソース（ドレイン）領域との間の
距離の短いＭＥＳ）ランリスタを用いることにより、最
適な高速用及び高圧用のＭＥＳ）ランリスタを有する集
積回路を得る効果がある。
おり、出力端子５と電源端子６の間の電圧に耐える高耐
圧性が要求されている。これを実現するため、高速用Ｍ
ＥＳ）ランリスタ１１３はｇ□を大とするためにゲート
電極とソース領域との間の距離の小さい構造を、高圧用
ＭＥＳ）ランリスタ１１ｖは高耐圧とするためにゲート
電極とソース領域との間の距離の大なる構造を用いるこ
とが要求される。このような構造のトランジスタは第１
図又は第２図を用いて説明したように実現することがで
きる。 ゛ 〔発明の効果〕 以上説明したように本発明は、耐圧が必要となる部分に
はゲート電極とソース（ドレイン）領域との間の距離の
長いＭＥＳ）ランリスタを用い、高速動作が必要となる
部分にはゲート電極とソース（ドレイン）領域との間の
距離の短いＭＥＳ）ランリスタを用いることにより、最
適な高速用及び高圧用のＭＥＳ）ランリスタを有する集
積回路を得る効果がある。
第１図（ａ）及び（ｂ）は本発明の第１の実施例の製造
方法を説明するための工程順に示した半導体チップの断
面図、第２図は本発明の第２の実施例の断面図、第３図
は本発明が適用される回路の例を示す回路図、第４図（
ａ）〜（ｃ）は従来の集積回路の製造方法の一例を説明
するための工程順に示した半導体チップの断面図、第５
図は第４図（ｃ）に対応する半導体チップの平面図であ
る。 Ｉｓ、 Ｉ’ｓ、 １ ｉｓ・・・・・・高速用Ｍ
ＥＳ）ランリスタ、ｌｖ、 ｌ’ｖ、 １１ｖ・・・・
・・高圧用ＭＥＳ）ランリスタ、２・・・・・・半絶縁
性基板、３ｓ、 ３ｖ・・・・・・活性層、４・・・・
・・絶縁膜、Ｄ、、Ｄｖ・・・・・・ドレイン領域、Ｇ
ｓ、Ｇｖ・・・・・・ゲート電極、Ｓｓ、Ｓｖ・・・・
・・ソース領域、ｄｓ、 ｄｖ・・・・・・ゲート電極
・ドレイン（ソース）領域の間隔、１２・・・・・・電
流源、１３．１６・・・・・・電源端子、１４・・・・
・・負荷、１５・・・・・・出力端子、１７・・・・・
・入力端子、１訃川・・制御端子。 代理人 弁理士 内 原 晋 Ｘ
方法を説明するための工程順に示した半導体チップの断
面図、第２図は本発明の第２の実施例の断面図、第３図
は本発明が適用される回路の例を示す回路図、第４図（
ａ）〜（ｃ）は従来の集積回路の製造方法の一例を説明
するための工程順に示した半導体チップの断面図、第５
図は第４図（ｃ）に対応する半導体チップの平面図であ
る。 Ｉｓ、 Ｉ’ｓ、 １ ｉｓ・・・・・・高速用Ｍ
ＥＳ）ランリスタ、ｌｖ、 ｌ’ｖ、 １１ｖ・・・・
・・高圧用ＭＥＳ）ランリスタ、２・・・・・・半絶縁
性基板、３ｓ、 ３ｖ・・・・・・活性層、４・・・・
・・絶縁膜、Ｄ、、Ｄｖ・・・・・・ドレイン領域、Ｇ
ｓ、Ｇｖ・・・・・・ゲート電極、Ｓｓ、Ｓｖ・・・・
・・ソース領域、ｄｓ、 ｄｖ・・・・・・ゲート電極
・ドレイン（ソース）領域の間隔、１２・・・・・・電
流源、１３．１６・・・・・・電源端子、１４・・・・
・・負荷、１５・・・・・・出力端子、１７・・・・・
・入力端子、１訃川・・制御端子。 代理人 弁理士 内 原 晋 Ｘ
Claims (1)
- 【特許請求の範囲】 １、金属−半導体のショットキ接合をゲート電極として
利用する電界効果型トランジスタを複数個同じ基体に集
積化した集積回路において、ソースおよびドレインの各
電極が接触する高不純物濃度の電極領域と前記ゲート電
極との間の距離が少なくとも２種類以上異なる電界効果
型トランジスタが混雑することを特徴とする集積回路。 ２、前記電極領域と前記ゲート電極との距離が短い電界
効果トランジスタは動作周波数が高い部分で用いられ、
前記電極領域と前記ゲート電極との距離が長い電界効果
トランジスタは動作電圧が高い部分で用いられているこ
とを特徴とする特許請求の範囲第１項記載の集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62264591A JPH01103879A (ja) | 1987-07-08 | 1987-10-19 | 集積回路 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17151287 | 1987-07-08 | ||
| JP62-171512 | 1987-07-08 | ||
| JP62264591A JPH01103879A (ja) | 1987-07-08 | 1987-10-19 | 集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01103879A true JPH01103879A (ja) | 1989-04-20 |
Family
ID=26494214
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62264591A Pending JPH01103879A (ja) | 1987-07-08 | 1987-10-19 | 集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01103879A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0332057A (ja) * | 1989-06-29 | 1991-02-12 | Sharp Corp | 化合物半導体増幅装置 |
| JP2013098374A (ja) * | 2011-11-01 | 2013-05-20 | Fujitsu Semiconductor Ltd | 半導体装置の製造方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63131581A (ja) * | 1986-11-21 | 1988-06-03 | Hitachi Ltd | 化合物半導体集積回路 |
-
1987
- 1987-10-19 JP JP62264591A patent/JPH01103879A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63131581A (ja) * | 1986-11-21 | 1988-06-03 | Hitachi Ltd | 化合物半導体集積回路 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0332057A (ja) * | 1989-06-29 | 1991-02-12 | Sharp Corp | 化合物半導体増幅装置 |
| JP2013098374A (ja) * | 2011-11-01 | 2013-05-20 | Fujitsu Semiconductor Ltd | 半導体装置の製造方法 |
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