JPS6093694A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （１）　発明の属３−る分野の説明 本発明は、半導体記憶装置に関し、特に半導体ｌＣメモ
リの同−ＩＣメモリで２４−以上のワード又はビット構
成なＭする半導体記憶装置に関する。

（２）　従来技術の説明 従来、早４体ＩＣメモリのワード又はビット構成は、た
とン乙ば、１６にビットＲへへ１の場合、１６Ｋｗ−Ｘ
　１ｂｉｔ　＋　４Ｌｗ　Ｘ　４ｂｉｔ＊　２Ｌｗｘ　
８Ｌ）ｉｔ。

の構成が一般に、システム上散水される。従ってＩＣメ
モリメーカユーザの使用目的に合わせたビット構成を持
つＩＣメモリを別々に開発、製品化しなければならなか
った。

ま７辷、これらのビット偶成の製品を同時開発を行なう
には、経責と時間が非富にかρ・る人魚があつ九。

（３）発明の目的 本発明の目的は、上記欠点を除去し、−良の開発でｄｉ
用注の高い半導体記１麓装置を提供することにある。

（４）発明の構成 本発明によれは、単一ナッグメモリにおいて、ワードま
たはビットの構成を少くとも２拙以上選択ｆｉｌ罷な半
尋体記１ｉＡ鉄置を得る。筐たこの半導体装置は予め設
定された入力端子の電圧レベルを検出し、この検出結呆
により異なる捏類のワードまたはビットのＷｔ成から所
定のワードまたはビットの構成左選択するように構成さ
れている。

（５）発明の実施例 以下に、本発明の一実施例を図面を参照して説明する。

第１図は、Ｘ　１　ｂｉｔ構成またはＸ４ｂｉｔ構成の
どちらでも凹用可能な６４１：ＲＡ　Ｍの要部回路ブロ
ック【４である。

ＲＡΔ１にｔ４みが投入され、電源電圧の立−しり電圧
レベルが、外法電圧に達したＩＦ、：、指定し１ヒ入力
端子（この堝＠賃Ｅ端子）の屈出レベルが、設定検出レ
ベルより低い楊倉、検出回路１により副ｒＡｌ　信号φ
、が出力される。この信号は切り換え回路２及びリード
／ライトコントロール３に入力さｉｔ、それぞれの回路
で、内部ラッチされる。これにより切り換え回路２はア
ドレスバッファ４と接続され、入出力バッファ５とは無
接続状態となる。またリード／ライトコントロール３よ
り出力される制御信号φ３．φ、は、それぞれ、メモリ
ライト、メモリリード時に入力データコントロール６　
＊　出ｊＪ　ｙ−タコントロール７に入力され、データ
の入出力を制御する。さらにリード／ライトコントロー
ル３より出力される制御信号φ４．φ、は、入力データ
コントロール８．出力データコントロール９に入力し、
これらの回路を常に非活性にする。以上の場合は、５４
ｋｗｘｌｂｉｔ構成のＲＡＭとなる。

検出回路１で検出される指定した入力端子（この場合Ｗ
Ｅ端子）の電圧レベルが設定検出レベルより高い場合、
検出回路１より制御信号φ１は出力されず、切り換え回
路２はアドレスバッファ４とは切り離され、人出力バッ
ファ５と接続される。またこの時、リード／ライトコン
トロール３より出力される制御信号は、前記とは逆に、
φ４．φ−は入力データコントロール８゜出力データコ
ントロール９に入力され、データの入力出を制（財）し
、φ８．φ畠は入力データコン）　ローｋ　６　、　出
力ｙ’−ＩＩコントロール７に入力し、これらの回路は
常に非活性となる。

以上の場合は１６　ｋｗｘ　４ｂｉｔ構成のＲＡＭとな
る。

尚、検出回路１の検出方法の一向・ｋゑＳ２図（ａ）。

（ｂ）および第３図（ａ）　＋　ｔｂ）￥参照して説明
する。

第２　ｔｇｌｔａ）　、　ｉｂ）のｘｂｉｔｉ成の検出
の場付、１（ＡＭに電源が投入され、電源電圧が基準電
圧Ｖ＋に達した時点（検出点）で、検出回路１が働き、
ＷＢ端子の電圧レベルが検出レベルＶｒｅｆ　２より低
い場合、検出回路１より制御信号φ、が出力され、ｘ１
ｂｉｔｉ成となる。この場合、ＶＶＨ端子は第２１図（
ａ）に示すＣ？、に、外信は抵抗Ｒによって、接地電位
（ＯＮＤ）に、プルダウンを施しておくことにより、検
出点で必ず、Ｘ　１　ｂｉｔ構成が検出される。また、
第３図（ａ）　、　（ｂ）の×４ｂｉｔｌｙｌ、成の場
合、前記検出点で、ＷＥ端子の電圧レベルが、検出レベ
ルＶｒｅｆｌより高い時は、検出回路１より制御信号φ
、は出力されず、Ｘ４ｂｉｔ構成となる。この場合には
ＷＥ端子は第３図ｔａ）に示す様に、外付は抵抗Ｒによ
っＣ１Ｖｃｃにプルアップを施しておくことにより、検
出点で必ずＸ４ｂｉｔ有１成が１諒出される。

以上−明しンこ鰻に、就源′シ圧Ｍち上り時の入力端子
（この場合ＷＥ端子）の′ｄ電圧レベル外付は抵抗１本
で固定することにより、ｘｌｂｉｔ又はＸ　４　ｂｔ　
ｔ　Ｉ１１成のＲＡ　２ｖｉとしてに用でき、一度の開
発により同−ＩＣメ！こりで２種類のメモリーを１更い
分けることができる利点がある。

ま７を上記応用として、同−ＩＣメそりで、２種類以上
のビット構成も当然可能であり、さらに、人力ピンをデ
ータ入出力とアドレス人力とで兼ハｊできるので、２．
ｉＩ！ｉ５Ａ以上のピッ）４１１成ン同一　ＩＣメモリ
にｊ＊　ｆｃせても、ＩＣのピン数は増加しないオリ点
がある。

【図面の簡単な説明】

第１図ば、６４　＝　ＲＡｊ彊　での本発明の一夷；Ｊ
４例によるメモリの要部回路ブロック図である。第２図
（ンりはＸ１ｂｉｔ構成で使用する時の検出回路配線図
、同図（ｂ）はその時のタイミング図である。第３図（
ａ）はｘ４ｂｉｔ４Ｉｌ成で使用する時の検出回路図、
同図ｆｌｙ）はその時のタイミング図である。 １・・・・・・検出回路、２・・・・・・切り変え回路
、３・・・・・・！Ｊ−ド／ライトコントロール、４・
・・・・・アドレスバッファ、５・・・・・・入出力バ
ッファ、６・・・・・・入力データコントロール、７・
・・・・・出力データコントロール、８・・・・・・入
力データコントロール、９・・・・・・出力データコン
トロール、１０・・・・・・Ｉ　１０兼７　）’しｘ入
力ピン、１１・・・・・・メモリ・セル・アレイ、１２
・・・・・・アドレスバッファ１．１３・・・・・・カ
ラム・７”　コ−タ、１４・・・・・・ロウデユーダ、
１５・・・・・・センス−スイッチ。 第２図 第３図 検出、占 一一一一放出［ベルＶｒｅｆ　Ｉ

Claims (2)

【特許請求の範囲】
1. （１）　同一テソノのメモリ容量をワー　ドまたはビッ
   ト＜＝成を少なくとも２Ｌ類以上選択でき゛ることを！
   ＋！ｆ畝とする半導体記１，１装置。
2. （２）前記選択はｆ夕「定の入力端子の電圧レベルン検
   出し、該検出結果によりｎｉＩ記異なる種類のワードま
   たはビット構成の１つｔ選択することを特徴とする特ｍ
   Ｔ−請求の範囲第１項記載の半導体記憶装置。