JPS5860480A - 半導体メモリ - Google Patents
半導体メモリInfo
- Publication number
- JPS5860480A JPS5860480A JP56158197A JP15819781A JPS5860480A JP S5860480 A JPS5860480 A JP S5860480A JP 56158197 A JP56158197 A JP 56158197A JP 15819781 A JP15819781 A JP 15819781A JP S5860480 A JPS5860480 A JP S5860480A
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- JP
- Japan
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- bit
- semiconductor memory
- bits
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
Landscapes
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は２種類以上の異なったワードビット構成を持つ
半導体メモリに関するものである。
半導体メモリに関するものである。
従来のこの様メモリは、例えば読出専用メモリを採り上
げると、第１図に示すように構成されていた。ここで１
は１ビツトの情報を蓄積する記憶単位をＮ個含むメモリ
セルアレイ、２１Ｎ／Ｍビットの情報のデコードをする
デコーダ回路、３け出力バッファ、Ａ１〜ＡＫｏけ■ぐ
０ビットの゛アドレス信号を人力するアドレス入力端子
、Ｄｌ〜Ｉ）Ｍ＆コデータ出力端子である。さらに、Ｋ
Ｏ，Ｍ 、 Ｎ ｆｄ’ｉ！”：数であＮ
Ｎ す、ｔｏｇ２ ＜Ｋｏ＜ １ ＋ｌｏｇ２ ｙ、の条
ｆ′１を？）：Ｑたず。以− 下Ｎ＝４０９６ 、 Ｍ＝ ４ 、 ］（ｏ＝、ＩＯｉ
二例として説明する、。
げると、第１図に示すように構成されていた。ここで１
は１ビツトの情報を蓄積する記憶単位をＮ個含むメモリ
セルアレイ、２１Ｎ／Ｍビットの情報のデコードをする
デコーダ回路、３け出力バッファ、Ａ１〜ＡＫｏけ■ぐ
０ビットの゛アドレス信号を人力するアドレス入力端子
、Ｄｌ〜Ｉ）Ｍ＆コデータ出力端子である。さらに、Ｋ
Ｏ，Ｍ 、 Ｎ ｆｄ’ｉ！”：数であＮ
Ｎ す、ｔｏｇ２ ＜Ｋｏ＜ １ ＋ｌｏｇ２ ｙ、の条
ｆ′１を？）：Ｑたず。以− 下Ｎ＝４０９６ 、 Ｍ＝ ４ 、 ］（ｏ＝、ＩＯｉ
二例として説明する、。
このメモリの読出動作として←自０ビットのアドレス信
号ａ１〜ａｌｏを用いて、デコーダ回路２が／Ｉｏ９６
ビノト中の４ビツトの情報ｄ４”’−（１４を出力バッ
ファ３に接続する。即ち４Ｑ四−ピノＩ・のｔｎｔ ｔ
Ｑｉのデコードをする。然る後、出力バノファ：（ヲ通
し−Ｃデーク出出力端子上１〜Ｄ４４ビットの読出情報
が出ｊＪさＪＩ−、ワードビット構成が１０２４ワー］
・×４にノド（Ｒ成のメモリとして動作する。従来のこ
の種メ−１ｉ−１） ＆Ｊ上記のように構成されていた
ので、ワードビット成が固定であり、２種類以十ワー
トビノド動作させることが不「す能であるという欠点を
持っていた。このために、例えば［１２４−フード×ｉ
ｌヒ゛ノドと４０９６９−１×１ビツトの２種類のワー
ドビット構成を実現するためには、各々に応じた構成を
持つ半導体メモリが必要となり、これらの半導体メモリ
を含む情報処理装置か高価となり、かつ占有空間が増大
するので、実装密度が低下するという欠点を有していた
。
号ａ１〜ａｌｏを用いて、デコーダ回路２が／Ｉｏ９６
ビノト中の４ビツトの情報ｄ４”’−（１４を出力バッ
ファ３に接続する。即ち４Ｑ四−ピノＩ・のｔｎｔ ｔ
Ｑｉのデコードをする。然る後、出力バノファ：（ヲ通
し−Ｃデーク出出力端子上１〜Ｄ４４ビットの読出情報
が出ｊＪさＪＩ−、ワードビット構成が１０２４ワー］
・×４にノド（Ｒ成のメモリとして動作する。従来のこ
の種メ−１ｉ−１） ＆Ｊ上記のように構成されていた
ので、ワードビット成が固定であり、２種類以十ワー
トビノド動作させることが不「す能であるという欠点を
持っていた。このために、例えば［１２４−フード×ｉ
ｌヒ゛ノドと４０９６９−１×１ビツトの２種類のワー
ドビット構成を実現するためには、各々に応じた構成を
持つ半導体メモリが必要となり、これらの半導体メモリ
を含む情報処理装置か高価となり、かつ占有空間が増大
するので、実装密度が低下するという欠点を有していた
。
本発明は、これらの欠点を解決するために、１つの半導
体メモリが複数種類のワードヒツトを持つようにした半
導体メモリを提供するものである。
体メモリが複数種類のワードヒツトを持つようにした半
導体メモリを提供するものである。
以下図面により本発明の詳細な説明する。
第２図は本発明の第１の実施例であって１〜３。
Ａ１〜ＡＫＯに相当するＡｌ 〜ＡＩＯ ＋ Ｄｌ ’
−ＤＭに相当するり，−Ｄ４は第１図と同様であり、Ａ
Ｋ Ｏ＋Ｉ 〜ＡＫＯ＋に１に相当するＡ１□〜Ａ１２
はＭ／Ｌビットの情報のデコードをするに１ビツトの追
加アドレス信号ａＫＯ＋□〜ａＫＯ＋に１すなわち”Ｉ
Ｉ ＋ ａＩＩ ＋ ａ１２ ＋ ａ１２を入力する追
加アドレス入力端子、４は追加デコーダ回路、５は切換
回路である。また、ＫＩ ＋ ”はｌｏｇ２Ｍ／ Ｌ≦
に＋ ＜ １ ＋ｌｏｇ２， Ｌ＜Ｍの条件を満たす整
数、Ｂは切換制御信号すを入力する制御信号入力端イで
あり、本半導体メモリの動作を説明するｌＣめにＮ＝４
０９６，Ｍ＝４ 、 Ｋｏ＝ＩＯ 、 ］、＝ ］ 、
Ｋ，＝ ２としである。
−ＤＭに相当するり，−Ｄ４は第１図と同様であり、Ａ
Ｋ Ｏ＋Ｉ 〜ＡＫＯ＋に１に相当するＡ１□〜Ａ１２
はＭ／Ｌビットの情報のデコードをするに１ビツトの追
加アドレス信号ａＫＯ＋□〜ａＫＯ＋に１すなわち”Ｉ
Ｉ ＋ ａＩＩ ＋ ａ１２ ＋ ａ１２を入力する追
加アドレス入力端子、４は追加デコーダ回路、５は切換
回路である。また、ＫＩ ＋ ”はｌｏｇ２Ｍ／ Ｌ≦
に＋ ＜ １ ＋ｌｏｇ２， Ｌ＜Ｍの条件を満たす整
数、Ｂは切換制御信号すを入力する制御信号入力端イで
あり、本半導体メモリの動作を説明するｌＣめにＮ＝４
０９６，Ｍ＝４ 、 Ｋｏ＝ＩＯ 、 ］、＝ ］ 、
Ｋ，＝ ２としである。
１ず、４個のデータ出力ψ１１１１了−をずべて使用１
して１０２４ワード×４ビットのワードビット構成とし
て、このメモリを動作させるためには、制御信号１）＝
” ］ ”としてデコーダ回路２によってデコードをさ
れた４ビットの情報ｄ，−ｄ４を切換回路５全通して出
力バッファ３に接続し、データ出力端ｆ ｒ）＋ −
Ｄ４に読出情報を出力する。このとき■二“′０″であ
るので、追加デコーダ回路４は活性化されていない。
して１０２４ワード×４ビットのワードビット構成とし
て、このメモリを動作させるためには、制御信号１）＝
” ］ ”としてデコーダ回路２によってデコードをさ
れた４ビットの情報ｄ，−ｄ４を切換回路５全通して出
力バッファ３に接続し、データ出力端ｆ ｒ）＋ −
Ｄ４に読出情報を出力する。このとき■二“′０″であ
るので、追加デコーダ回路４は活性化されていない。
次に、データ出力端子１個たけを情報の出力に使用して
４０９６ワード×１ピノＩ・のワードビット構成として
このメモリを動作させるためにｉｔ、ｌ） ＝” （１
”としてｄ１〜ｄ４がデコードをされずにｌｌｉカバ
ソファ３に接続されるのを防ぐと共に、■＝ ” ］
”としてデコーダ回路２を活性化し、４ビットの情＋１
４ｄｌ〜ｄ４を追加アドレス信号ａｌｌ〜ａ＋Ｚによっ
て１ピノ１の情報ｄ′にデコードをしてから出力バッフ
ァ３に＝５−Ａへ〇 接続し、データ出力端子Ｄ１に読出情報を出力する。
４０９６ワード×１ピノＩ・のワードビット構成として
このメモリを動作させるためにｉｔ、ｌ） ＝” （１
”としてｄ１〜ｄ４がデコードをされずにｌｌｉカバ
ソファ３に接続されるのを防ぐと共に、■＝ ” ］
”としてデコーダ回路２を活性化し、４ビットの情＋１
４ｄｌ〜ｄ４を追加アドレス信号ａｌｌ〜ａ＋Ｚによっ
て１ピノ１の情報ｄ′にデコードをしてから出力バッフ
ァ３に＝５−Ａへ〇 接続し、データ出力端子Ｄ１に読出情報を出力する。
第３図に本発明の第２の実施例を示す。１〜５。
Ａ１〜ＡＫＯすなわちＡＩ−Ａｌｏ ＋ Ｄ＋及びＢは
第２図と同様である。又回路動作についてはこのメモリ
を１０２４ワード×４ビットのワードビット構成として
動作させる場合には第１の実施例と同様である。
第２図と同様である。又回路動作についてはこのメモリ
を１０２４ワード×４ビットのワードビット構成として
動作させる場合には第１の実施例と同様である。
このメモリ′ｆｒ：４０９６ワード×１ビットのワード
ビット構成として動作させる場合は、情報出力に使用し
ない３個のデータ出力端子Ｄ２〜Ｄ４のうち２個、ここ
ではＤ３とＤ４を追加アドレス入力端子として使用して
第１の実施例と同様の動作をする。即ちデータ端子を追
加アドレス入力端子として使用することによって必要端
子数を低減することができる。
ビット構成として動作させる場合は、情報出力に使用し
ない３個のデータ出力端子Ｄ２〜Ｄ４のうち２個、ここ
ではＤ３とＤ４を追加アドレス入力端子として使用して
第１の実施例と同様の動作をする。即ちデータ端子を追
加アドレス入力端子として使用することによって必要端
子数を低減することができる。
上記の説明では、アドレス信号１ビツトにつき１端子を
割当てて動作を説明したが、時分割してアドレス信号を
入力することにより、１端子に複数ビットのアドレス信
号を割当てて必要端子数をさらに低減することも可能で
ある。１だ、読出専用メモリについて説明したが、入力
情報について追加アドレス信号によるデコードを行うこ
とによ ６ − つて、本発明を１込読出メモリに適用することｒ１容易
である。
割当てて動作を説明したが、時分割してアドレス信号を
入力することにより、１端子に複数ビットのアドレス信
号を割当てて必要端子数をさらに低減することも可能で
ある。１だ、読出専用メモリについて説明したが、入力
情報について追加アドレス信号によるデコードを行うこ
とによ ６ − つて、本発明を１込読出メモリに適用することｒ１容易
である。
又追加デコーダ回路と切換回路を腹数個ｉｌｌみ合わせ
て用いれば、３種類以十のワードビット構成を１つの半
導体メモリに持たぜることも］１］能となる。
て用いれば、３種類以十のワードビット構成を１つの半
導体メモリに持たぜることも］１］能となる。
以−ＪＺ説明したように、本発明（ｒｌｌ、ｌ神類の半
導体メモリが複数種類のワードピノＩ・（１１４成を持
つようにできるから、半導体メ七りを含Ｉず各神・１１
１１報処理装置を安価に、しかも実装密度を高くして実
現できるという利点がある。
導体メモリが複数種類のワードピノＩ・（１１４成を持
つようにできるから、半導体メ七りを含Ｉず各神・１１
１１報処理装置を安価に、しかも実装密度を高くして実
現できるという利点がある。
第１図は従来の半導体メモリの構成例を示Ｊ−ブロック
図、第２図１ｄ本発明の；゛套１の実施例を示すブロッ
ク図、第３図（ｄ本発明の第２の実施例を示すブロック
図である。 １ ・メモリセルアレイ、２・・デコーター回路、３・
出力バノファ、４・・追加デコーダ回路、５・・切換回
路、Ａｏ〜Ａｌ（０・・パアドレス人力４ｉ１ｉ １”
ｚＡＫＯ＋１〜ＡＫＯ＋に１・・追加アドレス入力端
子、Ｂ・・制御信号入力端子、Ｄ１〜ＤＭ・データ出力
端子。 特許出願人 日本電信電話公社 代 理 人 白 水 常 雄外１名
図、第２図１ｄ本発明の；゛套１の実施例を示すブロッ
ク図、第３図（ｄ本発明の第２の実施例を示すブロック
図である。 １ ・メモリセルアレイ、２・・デコーター回路、３・
出力バノファ、４・・追加デコーダ回路、５・・切換回
路、Ａｏ〜Ａｌ（０・・パアドレス人力４ｉ１ｉ １”
ｚＡＫＯ＋１〜ＡＫＯ＋に１・・追加アドレス入力端
子、Ｂ・・制御信号入力端子、Ｄ１〜ＤＭ・データ出力
端子。 特許出願人 日本電信電話公社 代 理 人 白 水 常 雄外１名
Claims (2)
- （１）１ビツトの情報を蓄積する記憶単位をＮ個搭載し
、Ｎ７Ｍビットの情報をデコードするだめのＫｏビット
のアドレス信号（ここでｓｇ４≦Ｋ。 ＜ １ ＋ ｔＯｇ２ Ｍの関係があり、Ｎ、Ｍ、ＫＯ
は整数）を入力するアドレス入力端子を少なくとも１つ
とＭビットの読出情報を同時に出力するデータ出力端子
をＭ個具備してＮワード×Ｍビット構成で清報を読み出
すようになされている半導体Ｍ、 メモリにおいて、［ヒツトの情報をデコードするための
に１ビツトの追加アドレス信号（ここでＬｏｇ２ Ｕ≦
に＋ ＜ １ ＋ ｌｏｇ２ｅ 、Ｌ ＜ Ｍの関係が
あり、Ｋｌ及びＬは整数）を入力する追加アドレス入力
端子と、前記追加アドレス信号を用いてＭビットの読出
情報をＬビットにデコードする追加デコーダ回路と、Ｍ
個のデータ出力端子の中からＬ個を選択的に使用する切
換回路とをさらに備え、前記追加デコーダ回路及び前記
切換回路を活性化することによって前記追加デコーダ回
路によるデコード後のＬビットの読出情報を前記Ｌ個の
データ端子に同時に出力させ、Ｕワード×Ｌビットの構
成で情報を読み出すようになされていることを特徴とす
る半導体メモリ。 - （２）■ワード×Ｌビットの構成で情報を読み出す場合
に、データ出力に使用しない（ＩＶＩ−Ｌ）個の前記デ
ータ出力端子の一部又は全部を前記追加アドレス入力端
子として使用することを特徴とする特許請求の範囲第１
項記載の半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56158197A JPS5860480A (ja) | 1981-10-06 | 1981-10-06 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56158197A JPS5860480A (ja) | 1981-10-06 | 1981-10-06 | 半導体メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5860480A true JPS5860480A (ja) | 1983-04-09 |
Family
ID=15666388
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56158197A Pending JPS5860480A (ja) | 1981-10-06 | 1981-10-06 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5860480A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6093694A (ja) * | 1983-10-27 | 1985-05-25 | Nec Corp | 半導体記憶装置 |
| WO2010017015A1 (en) * | 2008-08-08 | 2010-02-11 | Rambus Inc. | Request-command encoding for reduced-data-rate testing |
-
1981
- 1981-10-06 JP JP56158197A patent/JPS5860480A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6093694A (ja) * | 1983-10-27 | 1985-05-25 | Nec Corp | 半導体記憶装置 |
| WO2010017015A1 (en) * | 2008-08-08 | 2010-02-11 | Rambus Inc. | Request-command encoding for reduced-data-rate testing |
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