JPS6095666A - Interface controlling method - Google Patents
Interface controlling methodInfo
- Publication number
- JPS6095666A JPS6095666A JP20229983A JP20229983A JPS6095666A JP S6095666 A JPS6095666 A JP S6095666A JP 20229983 A JP20229983 A JP 20229983A JP 20229983 A JP20229983 A JP 20229983A JP S6095666 A JPS6095666 A JP S6095666A
- Authority
- JP
- Japan
- Prior art keywords
- message
- interface
- input
- output control
- sequence
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/10—Program control for peripheral devices
- G06F13/12—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor
- G06F13/122—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware performs an I/O function other than control of data transfer
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
- Information Transfer Systems (AREA)
Abstract
Description
【発明の詳細な説明】
（ａ）発明の技術分野
本発明はデータ処理装置間のインクフェース制御方式に
係り、特に米国規格委員会ＡＮＳＩ−Ｘ３Ｔ９．２／８
２−２に開示されるＳＣ３ｉＳＣ５１（Ｓ Ｃｏｍｐｕ
ｔｅｒ Ｓｙｓｔｅｍ Ｉｎｔｅｒｆａｃｅ ）におい
て１最も有効に機能し得るインタフェース制御方法に関
する。DETAILED DESCRIPTION OF THE INVENTION (a) Technical Field of the Invention The present invention relates to an ink face control method between data processing devices, and more particularly to
SC3iSC51 (S Comput
ter System Interface).
（ｂ）従来技術と問題点
米国規格委員会ＡＮＳ Ｉ・Ｘ３Ｔ９．２／８２−２に
開示される５Ｃ３ｉに基づくインタフェースを用いるデ
ータ処理システムの構成例を第１図に示す。１，２は中
央処理装置で３．４．５は入出力制御装置であり、６は
これらの装置間を接続するインタフェース（ＳＣ３ｉ）
である。第２図は従来の典型的なインタフェースシーケ
ンスを示ず状態遷移図である。今例えば第１図の中央処
理装置１が入出力制御装置３の配下にある入出力袋Ｗ（
図示せず）をアクセスする場合の動作を第２図を用いて
説明する。ＦＲＥＥはインクフェースが未使用の状態を
示す。この時中央処理装置１はシーケンスＡＲＢ ｉＴ
を実行してインタフェースの使用権を確立した後、シー
ケンスＳＥＬで入出力制御装置３を選択する。そしてシ
ーケンスＭＳＧ ＯＵＴによりアクセスすべき入出力装
置を選択するためのメソセージを送出する。入出力制御
装置３は実行すべき命令を中央処理装置１からシ−ケン
スＣＭＤにより受領し、シーケンスＤＡＴＡで実行して
から、その実行結果をシーケンス５ＴＡＴＵＳにより中
央処理装置１に送出する。その後シーケンスＭＳＧ Ｉ
Ｈにより処理終了通知を中央処理装置１に通知してＦＲ
ＥＥの状態に戻る。(b) Prior Art and Problems FIG. 1 shows a configuration example of a data processing system using an interface based on 5C3i disclosed in American National Standards Committee ANS I.X3T9.2/82-2. 1 and 2 are central processing units, 3.4.5 are input/output control units, and 6 is an interface (SC3i) that connects these devices.
It is. FIG. 2 is a state transition diagram that does not show a typical conventional interface sequence. For example, the central processing unit 1 in FIG.
(not shown) will be explained using FIG. 2. FREE indicates that the ink face is unused. At this time, the central processing unit 1 executes the sequence ARB iT
After establishing the right to use the interface by executing , the input/output control device 3 is selected in sequence SEL. Then, a message for selecting the input/output device to be accessed is sent by the sequence MSG OUT. The input/output control device 3 receives an instruction to be executed from the central processing unit 1 in the sequence CMD, executes it in the sequence DATA, and then sends the execution result to the central processing unit 1 in the sequence 5TATUS. Then sequence MSG I
Notify central processing unit 1 of processing completion notification by H and FR
Return to EE state.
第３図は第２図のシーケンスＭＳＧ ＩＨにおけるイン
タフェース信号の状態を示し、Ａで示す区間がシーケン
スＭＳＧ ＩＮに対応しＢで示す区間はインタフェース
未使用状態のＦＲＥＥに対応する。又第４図はインタフ
ェースを構成する信号線を示す図で第３図に関するもの
のみを示す。FIG. 3 shows the state of the interface signal in the sequence MSG IH of FIG. 2, where the section indicated by A corresponds to the sequence MSG IN, and the section indicated by B corresponds to the interface unused state FREE. Further, FIG. 4 is a diagram showing signal lines constituting the interface, and only those related to FIG. 3 are shown.
入出力制御装置３はＩ／Ｃ）、Ｃ／Ｄ、ＭＳＧ（７）各
信号線をオンとしてシーケンスがＭＳＧ ＩＨの状態で
あることを表示する。そしてデータバスＤＢＯ−７．Ｐ
線上に８ビツトのデータとパリティピッ１〜からなる処
理終了通知のメソセージを送出し、ＲＥＱ信号線をオン
として該メソセージの受け取りを中央処理装置１に要求
する。中央処理装置１は該メンセージを受領するとＡＣ
Ｋ信号線をオンとして応答信号を入出力制御装置３に返
す。The input/output control device 3 turns on the I/C), C/D, and MSG (7) signal lines to indicate that the sequence is in the MSG IH state. and data bus DBO-7. P
A processing end notification message consisting of 8-bit data and parity bits 1 to 1 is sent on the line, and the REQ signal line is turned on to request the central processing unit 1 to receive the message. When the central processing unit 1 receives the message, the central processing unit 1
The K signal line is turned on and a response signal is returned to the input/output control device 3.
このＡＣＫ信号線がオンとなったことで入出力制御装置
３はＲＥＱ信号線をオフとし、ＡＣＫ信号を受領したこ
とを中央処理装置１に通知する。その後中央処理装置１
がＡＣＫ信号線をオフにすることを待ってから、入出力
制御装置３は■１０゜Ｃ／Ｄ、ＭＳＧの各信号線をオフ
としてインクフェースはＢで示す未使用状態のＦＲＥＥ
に戻る。When this ACK signal line is turned on, the input/output control device 3 turns off the REQ signal line and notifies the central processing unit 1 that it has received the ACK signal. Then central processing unit 1
After waiting for the ACK signal line to be turned off, the input/output control device 3 turns off the 10° C/D and MSG signal lines, and the ink face is set to the unused FREE state indicated by B.
Return to
ＡＴＮ信号線はこの場合中央処理装置１が入出力制御装
置３に送出したいメ・７セージがある場合、その旨を表
示する信号線であるが従来方式では使用されていない。In this case, the ATN signal line is a signal line that indicates when there is a message that the central processing unit 1 wants to send to the input/output control unit 3, but it is not used in the conventional system.
上記の如く、この従来方式では一連のシーケンスが終了
すると必ずＦＲＥＥの状態に戻るため、中央処理装置１
がシーケンスＭＳＧ ＩＮの時点で同一の入出力制御装
置３に対する新たな起動要求を保留している場合であっ
ても、再度シーケンスＡＲＢ ｉＴとＳＥＬを実行しな
ければならないため、インクフェースの使用効率が低下
し処理時間が長くなるという欠点がある。As mentioned above, in this conventional method, the central processing unit 1
Even if a new activation request for the same input/output control device 3 is pending at the time of sequence MSG IN, the sequences ARB iT and SEL must be executed again, which reduces the efficiency of ink face usage. This has the disadvantage that the processing time becomes longer.
（Ｃ）発明の目的
本発明の目的は上記欠点を除くため、前記ＡＮＳＩの標
準インタフェース規格と互換性を維持し得ると共にイン
クフェース使用効率を向上させ処理時間の短縮を計る新
たなインタフェースシーケンスを用いたインタフェース
制御方法を提供することにある。(C) Object of the Invention The object of the present invention is to eliminate the above-mentioned drawbacks by using a new interface sequence that maintains compatibility with the ANSI standard interface specification, improves ink face usage efficiency, and shortens processing time. The purpose of this invention is to provide a method for controlling the interface.
（ｄ）発明の構成
本発明の構成は米国規格委員会ＡＮＳＩ−Ｘ３Ｔ９．２
／８２ｆ−２に開示される５Ｃ３ｉを用いるインクフェ
ースにおいて、第１の装置が第２の装置からの処理終了
通知のメソセージを受領した時点で、前記第１の装置が
第２の装置に対する新たな起動要求を保持している場合
、前記第１の装置は前記処理終了通知のメソセージに対
する受領通知信号の解除に先立って前記第２の装置に対
するメソセージ保有を示す信号を送出して前記インタフ
ェースの継続使用を可能とするものである。(d) Structure of the Invention The structure of the present invention is based on the American National Standards Committee ANSI-X3T9.2.
In the ink face using the 5C3i disclosed in US Pat. No. 2006/082F-2, when the first device receives a processing completion notification message from the second device, the first device sends a new message to the second device. If the first device holds the activation request, the first device sends a signal indicating that the second device holds the message prior to releasing the acknowledgment signal in response to the processing end notification message, and continues using the interface. This makes it possible to
（ｅ）発明の実施例
第５図は本発明の一実施例を説明するシーケンスＭＳＧ
ＩＮからシーケンスＭＳＧ ＯＵＴに移行するインタ
フェース信号の状態を示す。八゛で示す区間はシーケン
スＭＳＧ ＩＨに対応しＣで示す区間はシーケンスＭＳ
Ｇ ＯＵＴに対応する。入出力制御装置３はＩｌｏ、Ｃ
／Ｄ、ＭＳＧの各信号線をオンとしてシーケンスがＭＳ
Ｇ ＩＮの状態であることを表示する。そしてデータバ
スＤＢＯ−７．Ｐ線上に８ビツトのデータとパリティビ
ットからなる処理終了通知のメソセージを送出し、ＲＥ
Ｑ信号線をオンとして該メソセージの受け取りを中央処
理装置１に要求する。中央処理装置１は該メンセージを
受領するとＡＣＫ信号線をオンとして応答信号を入出力
制御装置３に返す。そしてＡＣＫ信号線をオフにする前
にＡＴＮ信号線をオンとして入出力制御装置３に対し中
央処理装置１が送出すべきメソセージがあることを通知
する。従って入出力制御装置３はシーケンスＭＳＧ Ｉ
Ｎの区間Ａ”の終了時点でＡＴＮ信号の有無を確実に検
出することが出来る。入出力制御袋Ｎ３はＡＴＮ信号を
検出するとＩ１０信号線をオフとしてデータバスＤＢＯ
−７．Ｐ上のデータの流れが令名の入出力制御装置３か
ら中央処理装置１に向かっていたものが中央処理装置１
から人出力制御装置３の方向に替わったことを示すこと
で中央処理装置１の要求を受け入れることを表示する。(e) Embodiment of the invention FIG. 5 is a sequence MSG explaining an embodiment of the invention.
It shows the state of the interface signal transitioning from IN to sequence MSG OUT. The section marked 8 corresponds to the sequence MSG IH, and the section marked C corresponds to the sequence MS
Corresponds to G OUT. The input/output control device 3 is Ilo, C
/D and MSG signal lines are turned on and the sequence is MS
Displays the status of G IN. and data bus DBO-7. A processing completion notification message consisting of 8-bit data and a parity bit is sent on the P line, and the RE
The Q signal line is turned on to request the central processing unit 1 to receive the message. When the central processing unit 1 receives the message, it turns on the ACK signal line and returns a response signal to the input/output control unit 3. Then, before turning off the ACK signal line, the ATN signal line is turned on to notify the input/output control unit 3 that there is a message that the central processing unit 1 should send. Therefore, the input/output control device 3 performs the sequence MSG I
It is possible to reliably detect the presence or absence of the ATN signal at the end of section A'' of N. When the input/output control bag N3 detects the ATN signal, it turns off the I10 signal line and connects the data bus DBO.
-7. The data flow on P was directed from the input/output control device 3 to the central processing unit 1.
By indicating that the direction has changed from the direction to the human output control device 3, it is indicated that the request from the central processing unit 1 is accepted.
そしてＲＥＱ信号線をオンとしてメソセージの送信を中
央処理装置１に要求する。中央処理装置１ばそれに応答
してＡＣＫ信号線をオンとし、データバスＤＢＯ−７，
Ｐにメソセージを送出する。これは第２図のシーケンス
ＭＳＧ ＣＩＵＴを実行したこととなる。従ってシーケ
ンスＡＲＢ ｉＴとＳＥＬを省略し得たことを示す。Then, the REQ signal line is turned on to request the central processing unit 1 to send a message. In response, the central processing unit 1 turns on the ACK signal line, and the data bus DBO-7,
Send a message to P. This is equivalent to executing the sequence MSG CIUT in FIG. Therefore, it is shown that the sequences ARB iT and SEL can be omitted.
前記ＡＮＳＩの標準インタフェース規格では前記中央処
理装置１からのＡＴＮ信号に対する入出力制御装置３の
応答は義務づけられζいない。従って入出力制御装置３
は第３図に示す如＜Ｉｌｏ。The ANSI standard interface does not require the input/output control device 3 to respond to the ATN signal from the central processing unit 1. Therefore, input/output control device 3
is as shown in FIG.
Ｃ／Ｄ、ＭＳＧの各信号線をオフとして前記ＡＴＮ信号
を無視しても良い。この場合中央処理装置１は直ちにＡ
Ｔ、Ｎ信号線をオフとし、インタフェースはＦＲＥＥの
状態に戻ることとなる。又入出力制御装置３は第５図Ｃ
の区間で受領したメツセージを拒否することが可能であ
り、これにより新たな起動動作を抑止することが出来る
。従って本発明を実施しても標準インタフェース規格互
換性を維持することが可能である。The ATN signal may be ignored by turning off the C/D and MSG signal lines. In this case, the central processing unit 1 immediately
The T and N signal lines are turned off, and the interface returns to the FREE state. In addition, the input/output control device 3 is shown in Fig. 5C.
It is possible to reject messages received during this interval, thereby inhibiting new activation operations. Therefore, even if the present invention is implemented, it is possible to maintain compatibility with standard interface specifications.
（ｆ）発明の詳細
な説明した如く、本発明はインクフェース使用権の争奪
、確立及び対象装置の選択といった比較的長い時間を必
要とするシーケンスを省略することが可能となるだけで
な（、他の装置によるインタフェース使用を抑止する効
果があるので特定処理を優先的に実行するような条件下
においてはインクフェースの使用効率を向上させ、且つ
処理時間の短縮を計ることが出来る。(f) As described in the detailed description of the invention, the present invention not only makes it possible to omit the relatively time-consuming sequence of contesting and establishing rights to use an ink face and selecting a target device; Since this has the effect of inhibiting the use of the interface by other devices, it is possible to improve the usage efficiency of the ink face and shorten the processing time under conditions where specific processing is executed preferentially.
第１図はデータ処理システムの構成例を示す図、第２図
は従来の典型的なインタフェースシーケンスを示す状態
遷移図、第３図は第２図のシーケンスＭＳＧ ＩＨにお
けるインタフェース信号の状態を示す図、第４図はイン
タフェースを構成する信号線を示す図、第５図は本発明
の一実施例を説明するシーケンスＭＳＧ ＩＮからシー
ケンスＭＳＧ ＯＵＴに移行するインタフェース信号の
状態を示す図である。
１．２は中央処理装置、３，４．５は入出力制御装置で
ある。
第 １ 図
第 ２ 図
第 ３ 図
％４ｍFig. 1 is a diagram showing an example of the configuration of a data processing system, Fig. 2 is a state transition diagram showing a typical conventional interface sequence, and Fig. 3 is a diagram showing the states of interface signals in the sequence MSG IH of Fig. 2. , FIG. 4 is a diagram showing the signal lines constituting the interface, and FIG. 5 is a diagram showing the state of the interface signal transitioning from the sequence MSG IN to the sequence MSG OUT, explaining one embodiment of the present invention. 1.2 is a central processing unit, and 3 and 4.5 are input/output control units. Figure 1 Figure 2 Figure 3 %4m
Claims (1)
の処理終了通知のメソセージを受領した時点で、前記第
１の装置が第２の装置に対する新たな起動要求を保持し
ている場合、前記第１の装置は前記処理終了通知のメソ
セージに対する受領通知信号の解除に先立って前記第２
の装置に対するメソセージ保有を示す信号を送出して前
記インタフェースの継続使用を可能とすることを特徴と
するインタフェース制御方法。In the interface, if the first device is holding a new activation request for the second device at the time when the first device receives the message of processing completion notification from the second device, the first device The device transmits the second message prior to releasing the acknowledgment signal in response to the processing completion notification message.
1. An interface control method comprising the step of transmitting a signal indicating possession of a message to a device to enable continued use of the interface.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20229983A JPS6095666A (en) | 1983-10-28 | 1983-10-28 | Interface controlling method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20229983A JPS6095666A (en) | 1983-10-28 | 1983-10-28 | Interface controlling method |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6095666A true JPS6095666A (en) | 1985-05-29 |
| JPS64737B2 JPS64737B2 (en) | 1989-01-09 |
Family
ID=16455241
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20229983A Granted JPS6095666A (en) | 1983-10-28 | 1983-10-28 | Interface controlling method |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6095666A (en) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5258432A (en) * | 1975-11-10 | 1977-05-13 | Nec Corp | Common bus control circuit |
| JPS56159750A (en) * | 1980-05-14 | 1981-12-09 | Toshiba Corp | Bus control system |
-
1983
- 1983-10-28 JP JP20229983A patent/JPS6095666A/en active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5258432A (en) * | 1975-11-10 | 1977-05-13 | Nec Corp | Common bus control circuit |
| JPS56159750A (en) * | 1980-05-14 | 1981-12-09 | Toshiba Corp | Bus control system |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS64737B2 (en) | 1989-01-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4275440A (en) | I/O Interrupt sequencing for real time and burst mode devices | |
| EP1386219B1 (en) | Entering and exiting power managed states without disrupting accelerated graphics port transactions | |
| US5812875A (en) | Apparatus using a state device and a latching circuit to generate an acknowledgement signal in close proximity to the request signal for enhancing input/output controller operations | |
| JPH0690699B2 (en) | Interrupt interface circuit | |
| JPH05282241A (en) | Method and device for burst data transfer | |
| JP2001524707A (en) | Using firmware to enhance controller functionality | |
| US5572684A (en) | IEEE 488 interface and message handling method | |
| US20070240011A1 (en) | FIFO memory data pipelining system and method for increasing I²C bus speed | |
| JPS6339072A (en) | Data processing system | |
| US7366809B2 (en) | Pipelined stop, start, address byte, and data byte technique and circuit for I2C logic system | |
| US7577877B2 (en) | Mechanisms to prevent undesirable bus behavior | |
| JPS64737B2 (en) | ||
| RU2018944C1 (en) | Device for interfacing computer with external objects | |
| JPS5810226A (en) | Data processor | |
| CN118689815A (en) | Method and device for serial peripheral interface SPI communication, and SPI communication device | |
| JPH103463A (en) | Communication method between processors | |
| JPH0713918A (en) | Data transfer method and data-processing system | |
| JPS5922462A (en) | Communication control system | |
| KR20010054137A (en) | Bus control method capable of improving system efficiency | |
| JPS6359181B2 (en) | ||
| JPH04102955A (en) | Interruption controller | |
| JPH0628301A (en) | Direct memory access circuit | |
| JP2006048099A (en) | Data transfer apparatus, data transfer method, and information processing apparatus | |
| JPS626557A (en) | Data transmission control method | |
| JPH03127159A (en) | Inter-processor communication equipment |