JPS6096009A - Emitter follower circuit - Google Patents
Emitter follower circuitInfo
- Publication number
- JPS6096009A JPS6096009A JP20190483A JP20190483A JPS6096009A JP S6096009 A JPS6096009 A JP S6096009A JP 20190483 A JP20190483 A JP 20190483A JP 20190483 A JP20190483 A JP 20190483A JP S6096009 A JPS6096009 A JP S6096009A
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- transistor
- follower circuit
- emitter follower
- emitter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Amplifiers (AREA)
Abstract
Description
【発明の詳細な説明】
発明の技術分野
本発明はエミッタフォロワ回路、特に定電流トランジス
タ?備えたエミッタフォロワ回路に関する。DETAILED DESCRIPTION OF THE INVENTION Technical Field of the Invention The present invention relates to emitter follower circuits, particularly constant current transistors. The present invention relates to an emitter follower circuit comprising:
技術の背景
周知のとおりエミッタフォロワ回路は、入力インピーダ
ンスが非常に高く回路量結合の際の7(ツファとして多
用される。例えば半導体メモリ回路では、アドレス入力
部、データ入力部等において利用されている。又、エミ
ッタフォロワ回路は原理的にトランジスタ1段で構成さ
れるが、動作の安定化のためにこれと直列に定電流トラ
ンジスタを併用することが行わ九でいる。Background of the Technology As is well known, emitter follower circuits have extremely high input impedance and are often used as a buffer for circuit coupling. For example, in semiconductor memory circuits, they are used in address input sections, data input sections, etc. Although the emitter follower circuit is basically composed of one stage of transistors, a constant current transistor is often used in series with the emitter follower circuit in order to stabilize the operation.
従来技術と問題点
第1図は一般的な定電流トランジスタ付の工ぐツタフォ
ロワ回路の一例を示す回路図である。本図において、エ
ミッタフォロワ回路10ば、第1トランジスタ11と第
2トランジスタ12の直列回路からなり、第1トランジ
スタ11のベースに入力電圧Vin@受信し、そのエミ
ッタより出力室EEV。ut k取り出す。第1トラン
ジスタ11のエミッタに、コレクタにおいて接続する第
2トランジスタ12ば、そのベースに定電圧■Ot−受
信する。従って、定電流抵抗13には(Va −VBK
Jなる一定電圧(VBICは第2トランジスタ12の
ベース・エミッタ電圧であり約0.7vの一定値)が印
加され、定電流■cが流れる。かくして第2トランジス
タ12は定電流トランジスタとして機能し、エミッタフ
ォロワ回路10の動作安定化に寄与する。Prior Art and Problems FIG. 1 is a circuit diagram showing an example of a general follower circuit with a constant current transistor. In this figure, an emitter follower circuit 10 is made up of a series circuit of a first transistor 11 and a second transistor 12, receives an input voltage Vin at the base of the first transistor 11, and outputs an output voltage EEV from its emitter. Take out ut k. A second transistor 12, whose collector is connected to the emitter of the first transistor 11, receives a constant voltage at its base. Therefore, the constant current resistor 13 has (Va −VBK
A constant voltage J (VBIC is the base-emitter voltage of the second transistor 12, a constant value of about 0.7 V) is applied, and a constant current ■c flows. Thus, the second transistor 12 functions as a constant current transistor and contributes to stabilizing the operation of the emitter follower circuit 10.
ところで近年、半導体メモリ回路等のICでは益々挑集
積化ならびに高速化が要求されている。Incidentally, in recent years, ICs such as semiconductor memory circuits are required to be more and more integrated and faster.
このために、コレクタをなす埋込みN 層の上にあって
、ベースおよびエミッタを拡散形成するためのエピタキ
シャル層は益々その層厚そ薄くする傾向にある。然しな
から反面、その層厚を薄くするとコレクタ・エミッタ間
耐圧が低下し、最悪は第1および第2トランジスタの耐
圧が破れて降服電流が流れてしまい、回路機能が失われ
る。これが問題点であり、今後、エピタキシャル層が薄
くなふに伴い益々顕著になると考えられる。なお、耐圧
が破れる要因としては、入力電圧Vinが規格値の範囲
から外れる等の場合を挙げることができる。For this reason, the epitaxial layer for forming the base and emitter by diffusion, which is located on the buried N 2 layer forming the collector, tends to be thinner and thinner. However, on the other hand, if the layer thickness is made thinner, the breakdown voltage between the collector and emitter decreases, and in the worst case, the breakdown voltage of the first and second transistors is broken, a breakdown current flows, and the circuit function is lost. This is a problem, and it is thought that it will become more prominent in the future as epitaxial layers become thinner and smaller. Incidentally, as a factor for breaking the breakdown voltage, there can be mentioned a case where the input voltage Vin deviates from the range of the standard value.
発明の目的
上記問題点に鑑み本発明は、実質的に上記第1および第
2トランジスタの各コレクタ・エミッタlJ[圧の増大
を図ることのできる工Qツタフォロワ回路を提案するこ
と?目的とするものである。OBJECTS OF THE INVENTION In view of the above-mentioned problems, the present invention proposes a follower circuit that can substantially increase the collector-emitter pressure of the first and second transistors. This is the purpose.
発明の構成
上記目的を達成するために、本発明は、前記第1トラン
ジスタと並列に電圧クランプ素子を接続し、前記第2ト
ランジスタと直列に電圧降下素子を接続するようにした
ことを特徴とするものである。Structure of the Invention In order to achieve the above object, the present invention is characterized in that a voltage clamp element is connected in parallel with the first transistor, and a voltage drop element is connected in series with the second transistor. It is something.
発明の実施例
第2図は本発明に基づくエミッタフォロワ回路の基本構
成?示す回路図である。Embodiment of the Invention FIG. 2 shows the basic configuration of an emitter follower circuit based on the present invention. FIG.
本図において、電圧クランプ素子21と電圧降下素子2
2が新たに追加された構成要素であり、これらを含んで
エミッタフォロワ回路20が形成される。これら素子2
1および22の具体例については後述する。In this figure, voltage clamp element 21 and voltage drop element 2
2 is a newly added component, and the emitter follower circuit 20 is formed by including these components. These elements 2
Specific examples of Nos. 1 and 22 will be described later.
第2図の入力電圧VinICついてみると、その許容レ
ベルは定格値および規格値に分けて定められるのが普通
である。定格値は、この範囲のレベルのV i nが印
加されても素子破壊を招かないことを保障する値であ、
す、通常ECL ICでは+0.5V〜−7,0■であ
る。又、規格値は、この範囲のレベルの■五〇で動作さ
せたとき正常な動作を保障する値であり、通常−0,7
V〜−1,9vである。Regarding the input voltage VinIC in FIG. 2, its permissible level is usually determined separately into a rated value and a standard value. The rated value is a value that guarantees that the element will not be destroyed even if V in at a level within this range is applied.
In ECL IC, it is usually +0.5V to -7.0V. In addition, the standard value is a value that guarantees normal operation when operated at a level of ■50 within this range, and is usually -0.7.
V~-1.9v.
従って、ワーストケースとしては十0.5v〜−7O■
に耐え得るように設計されなければならない。Therefore, the worst case is 100.5v~-7O■
must be designed to withstand
従前のエミッタフォロワ回路ではそのワーストケースに
十分耐える構造をしている。ところが、既述のようにエ
ピタキシャル層が薄くなる傾向にある現今では、最早そ
のようなワーストケースに耐えられない場合がでてくる
。仮に、Vinが+〇、5■まで上昇する場合を考える
と、第2図中の中間接続点Pの電位も上昇する。そうす
ると、第1トランジスタ11のコレクターエミッタ間電
圧■。IC1は減少するものの、第2トランジスタ12
のコレクタ・エミッタ間電圧V。、2は増大する。なぜ
なら、M2トランジスタ12のエミッタ電圧■Eは一定
(VB −VBI )だからである。ここに第2トラン
ジスタ12が破壊するおそれが生ずる。そこで、電圧降
下素子22?挿入して増大しようとする前記の電圧■。Conventional emitter follower circuits have a structure that can withstand the worst case. However, as described above, now that epitaxial layers tend to become thinner, there are cases where such a worst case can no longer be tolerated. If we consider the case where Vin rises to +〇, 5■, the potential at the intermediate connection point P in Fig. 2 also rises. Then, the collector-emitter voltage of the first transistor 11 becomes ■. Although IC1 decreases, the second transistor 12
collector-emitter voltage V. , 2 increases. This is because the emitter voltage (E) of the M2 transistor 12 is constant (VB - VBI). There is a possibility that the second transistor 12 may be destroyed. So, voltage drop element 22? ■ The voltage mentioned above that you are trying to increase by inserting it.
ln2 ”低下させ、第2トランジスタ12を保護する
。ln2'' to protect the second transistor 12.
逆に電圧Vinが一7OVまで下降する場合を考えると
、第2図中の中間接続点Pの電位も下降する。そうする
と、第2トランジスタ12の前記電圧■。o2は下降す
るものの(前記電圧VzFi一定タカラ)、第1トラン
ジスタ11の前記電圧■。81は増大する。ここに第1
トランジスタ11が破壊するおそれが生ずる。そこで電
圧クランプ素子21を挿入して、中間接続点Pの電位が
ある一定レベルよシ下がらないようにする。このときク
ランプすべき電圧は、第1トランジスタ11のコレクタ
・エミッタ耐圧Bvo]e1 より若干高く設定される
。Conversely, if we consider the case where the voltage Vin drops to 17OV, the potential at the intermediate connection point P in FIG. 2 also drops. Then, the voltage of the second transistor 12 is -. Although o2 decreases (the voltage VzFi is constant), the voltage of the first transistor 11 is -. 81 increases. here the first
There is a possibility that the transistor 11 may be destroyed. Therefore, a voltage clamp element 21 is inserted to prevent the potential at the intermediate connection point P from dropping below a certain level. At this time, the voltage to be clamped is set slightly higher than the collector-emitter breakdown voltage Bvo]e1 of the first transistor 11.
かくして電圧クランプ素子21は、Vinが−ZO■と
深く落ち込んだ場合(規格値の下限との差は約5.1
(7,0−1,9)V)に第1トランジスタ11を保護
するものであり、その役割は電圧降下素子22より重大
である。なぜなら、電圧降下素子22け、Viaが+〇
、5■に浮き上がった場合(規格値の上限との差は約1
.2 (0,5+ 0.7 ) V )に第2トランジ
スタ12を保護するものだからである。In this way, the voltage clamping element 21 is able to control the voltage when Vin falls deeply to -ZO■ (the difference from the lower limit of the standard value is about 5.1
(7,0-1,9)V), and its role is more important than that of the voltage drop element 22. This is because when Via rises to +〇, 5■ with 22 voltage drop elements (the difference from the upper limit of the standard value is about 1
.. 2 (0,5+0.7) V) to protect the second transistor 12.
すなわち、電圧降下素子22は1.数7未満の電圧降下
機能を果せば良いのに対し、tJaFクランプ素子21
は、5.数7未満のレベル差をクランプしなければなら
ない。That is, the voltage drop element 22 is 1. While it is sufficient to perform a voltage drop function of less than several 7, the tJaF clamp element 21
5. Level differences below the equation 7 must be clamped.
第3A、3Bおよび30図はそれぞれ電圧クランプ素子
21の第1.第2および第3具体例を示す図であり、第
4A、4Bおよび40図はそれぞれ電圧降下素子22の
第1.第2および第3具体例を示す図である。電圧クラ
ンプ素子21の第1具体例21−1では第3トランジス
タ31を用い、そのベースに所定のクランプ電圧VOL
(Vinの規格値の下限−1,9■に着目して、例え
ばVoLニー2,1V)を与えておく。第2具体例21
−2は複数個のダイオード32を直列接続したものであ
る。第3具体例21−3は、ダイオード33によるレベ
ルシフトと、抵抗34による電圧降下とを組合せたもの
である。電圧降下素子22の第1具体例22−1はレベ
ルシフトを行うダイオード41であり、第2具体例22
−2tfi抵抗42による電圧降下を利用し、第3具体
例22−3は、上記22−1と22−2fe組み合わせ
たダイオード43および抵抗44からなるものである。3A, 3B and 30 respectively show the first. FIGS. 4A, 4B and 40 are diagrams showing second and third specific examples, respectively. FIGS. It is a figure which shows the 2nd and 3rd specific example. In the first specific example 21-1 of the voltage clamp element 21, a third transistor 31 is used, and a predetermined clamp voltage VOL is applied to the base of the third transistor 31.
(Focusing on the lower limit of the standard value of Vin -1.9V, for example, VoL knee 2.1V) is given. Second specific example 21
-2 is one in which a plurality of diodes 32 are connected in series. The third specific example 21-3 combines a level shift using a diode 33 and a voltage drop using a resistor 34. A first specific example 22-1 of the voltage drop element 22 is a diode 41 that performs level shifting, and a second specific example 22-1 is a diode 41 that performs level shifting.
Using the voltage drop caused by the -2tfi resistor 42, the third specific example 22-3 consists of a diode 43 and a resistor 44, which are a combination of the above-mentioned 22-1 and 22-2fe.
発明の詳細
な説明したように本発明によれば、見かけ上コレクター
エミッタ間の耐圧を向上させ、エピタキシャル層の薄層
化に何ら支障のないエミッタフォロワ回路が実現される
。DETAILED DESCRIPTION OF THE INVENTION As described in detail, according to the present invention, it is possible to realize an emitter follower circuit which improves the apparent withstand voltage between the collector and emitter and does not cause any problem in thinning the epitaxial layer.
第1図は一般的な定電流トランジスタ付のエミッタフォ
ロワ回路の一例を示す回路図、第2図は本発明に基づく
エミッタフォロワ回路の基本構成を示す回路図、第3A
、3Bおよび3C図はそれぞれ電圧クランプ素子21の
第1.第2および第3具体例を示す図、第4A、4Bお
よび4C図はそれぞれ電圧降下素子22の第1.第2お
よび第3具体例を示す図である。
11・・・・・・第1トランジスタ、12・・・・・・
第2トランジスタ、13・・・・・・定電流抵抗、 2
0・・・・・・エミッタフナロワ回路、21・・・・・
・電圧クランプ素子% 22・・・・・・電圧降下素子
、31・・・・・・第3トランジスタ、32,33,4
1.43・・・・・・ダイオード% 34,42.44
・・・・・・抵抗。
特許出願人
富士通株式会社
特許出願代理人
弁理士 青 木 朗
弁理士 西 舘 和 之
弁理士 内 1) 幸 男
弁理士 山 口 昭 之
第1図
第2図
第3B図
第30図
一一一」
一]
−4)1
□−」
Z
第4B図
“ 21
■
j
2
第4C図
: 2
□−一」
ヨ
ゲ)
一0→Voul
−−1−VoujFIG. 1 is a circuit diagram showing an example of an emitter follower circuit with a general constant current transistor, FIG. 2 is a circuit diagram showing the basic configuration of an emitter follower circuit based on the present invention, and FIG.
, 3B and 3C respectively show the first . The diagrams 4A, 4B and 4C show the second and third specific examples, respectively. It is a figure which shows the 2nd and 3rd specific example. 11...First transistor, 12...
Second transistor, 13...constant current resistor, 2
0...Emitter funnel lower circuit, 21...
・Voltage clamp element % 22... Voltage drop element, 31... Third transistor, 32, 33, 4
1.43...Diode% 34,42.44
······resistance. Patent Applicant Fujitsu Limited Patent Attorney Akira Aoki Patent Attorney Kazuyuki Nishidate (1) Yukio Patent Attorney Akiyuki Yamaguchi Figure 1 Figure 2 Figure 3B Figure 30 Figure 111 1] -4) 1 □-" Z Figure 4B " 21 ■ j 2 Figure 4C: 2 □-1" Yoge) 10→Voul −-1-Vouj
Claims (1)
、該第1トランジスタと直列接続すると共に定電流を形
成するための定電流抵抗を備えた第2トランジスタとを
有し、該第1および第2トランジスタの中間接続点より
出力電圧を取り出すようにしたエミッタフォロワ回路に
おいて、前記第1トランジスタに並列接続する電圧クラ
ンプ素子と、前記第2トランジスタに直列接続する電圧
降下素子とをさらに設けたこと′ft特徴とするエミッ
タフォロワ回路。 2、@配電圧クランプ素子が、ベースに所定の一定電圧
を受信する第3トランジスタからなる特許請求の範囲第
1項記載のエミッタフォロワ回路。 3、 前記電圧クランプ素子が、複数個の直列接続のダ
イオードからなる特許請求の範囲第1項記載のエミッタ
フォロワ回路。 4、前記電圧クランプ素子が直列接続のダイオードおよ
び抵抗からなる特許請求の範囲第1項記載のエミッタフ
ォロワ回路。 5、前記電圧降下素子がダイオードからなる特許請求の
範囲第1項記載のエミッタフォロワ回路。 6、 前記電圧降下素子が抵抗からなる特許請求の範囲
第1項記載のエミッタフォロワ回路。 7、@配電圧降下素子が直列接続のダイオードおよび抵
抗からなる特許請求の範囲第1項記載のエミッタフォロ
ワ回路。[Claims] 1. A first transistor that receives input voltage as a base, and a second transistor connected in series with the first transistor and provided with a constant current resistor for forming a constant current; An emitter follower circuit configured to take out an output voltage from an intermediate connection point between the first and second transistors, comprising: a voltage clamp element connected in parallel to the first transistor; and a voltage drop element connected in series to the second transistor. Furthermore, it features an emitter follower circuit. 2. The emitter follower circuit according to claim 1, wherein the voltage distribution clamping element comprises a third transistor receiving a predetermined constant voltage at its base. 3. The emitter follower circuit according to claim 1, wherein the voltage clamp element comprises a plurality of series-connected diodes. 4. The emitter follower circuit according to claim 1, wherein the voltage clamp element comprises a diode and a resistor connected in series. 5. The emitter follower circuit according to claim 1, wherein the voltage drop element comprises a diode. 6. The emitter follower circuit according to claim 1, wherein the voltage drop element comprises a resistor. 7. The emitter follower circuit according to claim 1, wherein the distribution voltage drop element comprises a diode and a resistor connected in series.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20190483A JPS6096009A (en) | 1983-10-29 | 1983-10-29 | Emitter follower circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20190483A JPS6096009A (en) | 1983-10-29 | 1983-10-29 | Emitter follower circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6096009A true JPS6096009A (en) | 1985-05-29 |
Family
ID=16448746
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20190483A Pending JPS6096009A (en) | 1983-10-29 | 1983-10-29 | Emitter follower circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6096009A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0193923A (en) * | 1987-10-05 | 1989-04-12 | Mitsubishi Electric Corp | Semiconductor integrated circuit device |
| JPH0193924A (en) * | 1987-10-05 | 1989-04-12 | Mitsubishi Electric Corp | Semiconductor integrated circuit device |
-
1983
- 1983-10-29 JP JP20190483A patent/JPS6096009A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0193923A (en) * | 1987-10-05 | 1989-04-12 | Mitsubishi Electric Corp | Semiconductor integrated circuit device |
| JPH0193924A (en) * | 1987-10-05 | 1989-04-12 | Mitsubishi Electric Corp | Semiconductor integrated circuit device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US10714934B2 (en) | Electrostatic discharge protection device, detection circuit and protection method thereof | |
| US7696650B2 (en) | Driving circuit for switching elements | |
| US4698531A (en) | Power-on reset circuit | |
| JPS58213515A (en) | Differential amplifying circuit | |
| US4420786A (en) | Polarity guard circuit | |
| EP0189564A2 (en) | High to low transition speed up circuit for TTL-type gates | |
| JPS6096009A (en) | Emitter follower circuit | |
| JPS59117343A (en) | Output multiplexer with 1-gate delay | |
| TWI343183B (en) | A three-state output buffer circuit and an interface circuit using the same | |
| JPS62230222A (en) | Input circuit | |
| US4503339A (en) | Semiconductor integrated circuit device having a substrate voltage generating circuit | |
| JP2002217374A (en) | Semiconductor device | |
| JPH0339426B2 (en) | ||
| US4740719A (en) | Semiconductor integrated circuit device | |
| JPH01502785A (en) | Low noise transmission line termination circuit | |
| US4705968A (en) | Semiconductor integrated circuit device with high breakdown voltage level | |
| JPS63115420A (en) | Bipolar logic circuit | |
| US6355936B1 (en) | Circuit for electrical insulation between a two-way bus and a peripheral circuit | |
| CN116582122B (en) | Digital signal bidirectional transmission low level conversion circuit | |
| EP0253087B1 (en) | A dotting circuit with inhibit function | |
| CN113783176A (en) | A surge protection circuit and chip | |
| JP6479170B2 (en) | Protection circuit and protection circuit system | |
| JPS61296803A (en) | Anti-saturation circuit for laminate pnp transistor | |
| JPS60247327A (en) | Logic circuit | |
| JPS62169464A (en) | Semiconductor integrated circuit device |