JPS6096009A - エミツタフオロワ回路 - Google Patents
エミツタフオロワ回路Info
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- JPS6096009A JPS6096009A JP20190483A JP20190483A JPS6096009A JP S6096009 A JPS6096009 A JP S6096009A JP 20190483 A JP20190483 A JP 20190483A JP 20190483 A JP20190483 A JP 20190483A JP S6096009 A JPS6096009 A JP S6096009A
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- transistor
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- emitter follower
- emitter
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
本発明はエミッタフォロワ回路、特に定電流トランジス
タ？備えたエミッタフォロワ回路に関する。
タ？備えたエミッタフォロワ回路に関する。
技術の背景
周知のとおりエミッタフォロワ回路は、入力インピーダ
ンスが非常に高く回路量結合の際の７（ツファとして多
用される。例えば半導体メモリ回路では、アドレス入力
部、データ入力部等において利用されている。又、エミ
ッタフォロワ回路は原理的にトランジスタ１段で構成さ
れるが、動作の安定化のためにこれと直列に定電流トラ
ンジスタを併用することが行わ九でいる。
ンスが非常に高く回路量結合の際の７（ツファとして多
用される。例えば半導体メモリ回路では、アドレス入力
部、データ入力部等において利用されている。又、エミ
ッタフォロワ回路は原理的にトランジスタ１段で構成さ
れるが、動作の安定化のためにこれと直列に定電流トラ
ンジスタを併用することが行わ九でいる。
従来技術と問題点
第１図は一般的な定電流トランジスタ付の工ぐツタフォ
ロワ回路の一例を示す回路図である。本図において、エ
ミッタフォロワ回路１０ば、第１トランジスタ１１と第
２トランジスタ１２の直列回路からなり、第１トランジ
スタ１１のベースに入力電圧Ｖｉｎ＠受信し、そのエミ
ッタより出力室ＥＥＶ。ｕｔ ｋ取り出す。第１トラン
ジスタ１１のエミッタに、コレクタにおいて接続する第
２トランジスタ１２ば、そのベースに定電圧■Ｏｔ−受
信する。従って、定電流抵抗１３には（Ｖａ −ＶＢＫ
Ｊなる一定電圧（ＶＢＩＣは第２トランジスタ１２の
ベース・エミッタ電圧であり約０．７ｖの一定値）が印
加され、定電流■ｃが流れる。かくして第２トランジス
タ１２は定電流トランジスタとして機能し、エミッタフ
ォロワ回路１０の動作安定化に寄与する。
ロワ回路の一例を示す回路図である。本図において、エ
ミッタフォロワ回路１０ば、第１トランジスタ１１と第
２トランジスタ１２の直列回路からなり、第１トランジ
スタ１１のベースに入力電圧Ｖｉｎ＠受信し、そのエミ
ッタより出力室ＥＥＶ。ｕｔ ｋ取り出す。第１トラン
ジスタ１１のエミッタに、コレクタにおいて接続する第
２トランジスタ１２ば、そのベースに定電圧■Ｏｔ−受
信する。従って、定電流抵抗１３には（Ｖａ −ＶＢＫ
Ｊなる一定電圧（ＶＢＩＣは第２トランジスタ１２の
ベース・エミッタ電圧であり約０．７ｖの一定値）が印
加され、定電流■ｃが流れる。かくして第２トランジス
タ１２は定電流トランジスタとして機能し、エミッタフ
ォロワ回路１０の動作安定化に寄与する。
ところで近年、半導体メモリ回路等のＩＣでは益々挑集
積化ならびに高速化が要求されている。
積化ならびに高速化が要求されている。
このために、コレクタをなす埋込みＮ 層の上にあって
、ベースおよびエミッタを拡散形成するためのエピタキ
シャル層は益々その層厚そ薄くする傾向にある。然しな
から反面、その層厚を薄くするとコレクタ・エミッタ間
耐圧が低下し、最悪は第１および第２トランジスタの耐
圧が破れて降服電流が流れてしまい、回路機能が失われ
る。これが問題点であり、今後、エピタキシャル層が薄
くなふに伴い益々顕著になると考えられる。なお、耐圧
が破れる要因としては、入力電圧Ｖｉｎが規格値の範囲
から外れる等の場合を挙げることができる。
、ベースおよびエミッタを拡散形成するためのエピタキ
シャル層は益々その層厚そ薄くする傾向にある。然しな
から反面、その層厚を薄くするとコレクタ・エミッタ間
耐圧が低下し、最悪は第１および第２トランジスタの耐
圧が破れて降服電流が流れてしまい、回路機能が失われ
る。これが問題点であり、今後、エピタキシャル層が薄
くなふに伴い益々顕著になると考えられる。なお、耐圧
が破れる要因としては、入力電圧Ｖｉｎが規格値の範囲
から外れる等の場合を挙げることができる。
発明の目的
上記問題点に鑑み本発明は、実質的に上記第１および第
２トランジスタの各コレクタ・エミッタｌＪ［圧の増大
を図ることのできる工Ｑツタフォロワ回路を提案するこ
と？目的とするものである。
２トランジスタの各コレクタ・エミッタｌＪ［圧の増大
を図ることのできる工Ｑツタフォロワ回路を提案するこ
と？目的とするものである。
発明の構成
上記目的を達成するために、本発明は、前記第１トラン
ジスタと並列に電圧クランプ素子を接続し、前記第２ト
ランジスタと直列に電圧降下素子を接続するようにした
ことを特徴とするものである。
ジスタと並列に電圧クランプ素子を接続し、前記第２ト
ランジスタと直列に電圧降下素子を接続するようにした
ことを特徴とするものである。
発明の実施例
第２図は本発明に基づくエミッタフォロワ回路の基本構
成？示す回路図である。
成？示す回路図である。
本図において、電圧クランプ素子２１と電圧降下素子２
２が新たに追加された構成要素であり、これらを含んで
エミッタフォロワ回路２０が形成される。これら素子２
１および２２の具体例については後述する。
２が新たに追加された構成要素であり、これらを含んで
エミッタフォロワ回路２０が形成される。これら素子２
１および２２の具体例については後述する。
第２図の入力電圧ＶｉｎＩＣついてみると、その許容レ
ベルは定格値および規格値に分けて定められるのが普通
である。定格値は、この範囲のレベルのＶ ｉ ｎが印
加されても素子破壊を招かないことを保障する値であ、
す、通常ＥＣＬ ＩＣでは＋０．５Ｖ〜−７，０■であ
る。又、規格値は、この範囲のレベルの■五〇で動作さ
せたとき正常な動作を保障する値であり、通常−０，７
Ｖ〜−１，９ｖである。
ベルは定格値および規格値に分けて定められるのが普通
である。定格値は、この範囲のレベルのＶ ｉ ｎが印
加されても素子破壊を招かないことを保障する値であ、
す、通常ＥＣＬ ＩＣでは＋０．５Ｖ〜−７，０■であ
る。又、規格値は、この範囲のレベルの■五〇で動作さ
せたとき正常な動作を保障する値であり、通常−０，７
Ｖ〜−１，９ｖである。
従って、ワーストケースとしては十０．５ｖ〜−７Ｏ■
に耐え得るように設計されなければならない。
に耐え得るように設計されなければならない。
従前のエミッタフォロワ回路ではそのワーストケースに
十分耐える構造をしている。ところが、既述のようにエ
ピタキシャル層が薄くなる傾向にある現今では、最早そ
のようなワーストケースに耐えられない場合がでてくる
。仮に、Ｖｉｎが＋〇、５■まで上昇する場合を考える
と、第２図中の中間接続点Ｐの電位も上昇する。そうす
ると、第１トランジスタ１１のコレクターエミッタ間電
圧■。ＩＣ１は減少するものの、第２トランジスタ１２
のコレクタ・エミッタ間電圧Ｖ。、２は増大する。なぜ
なら、Ｍ２トランジスタ１２のエミッタ電圧■Ｅは一定
（ＶＢ −ＶＢＩ ）だからである。ここに第２トラン
ジスタ１２が破壊するおそれが生ずる。そこで、電圧降
下素子２２？挿入して増大しようとする前記の電圧■。
十分耐える構造をしている。ところが、既述のようにエ
ピタキシャル層が薄くなる傾向にある現今では、最早そ
のようなワーストケースに耐えられない場合がでてくる
。仮に、Ｖｉｎが＋〇、５■まで上昇する場合を考える
と、第２図中の中間接続点Ｐの電位も上昇する。そうす
ると、第１トランジスタ１１のコレクターエミッタ間電
圧■。ＩＣ１は減少するものの、第２トランジスタ１２
のコレクタ・エミッタ間電圧Ｖ。、２は増大する。なぜ
なら、Ｍ２トランジスタ１２のエミッタ電圧■Ｅは一定
（ＶＢ −ＶＢＩ ）だからである。ここに第２トラン
ジスタ１２が破壊するおそれが生ずる。そこで、電圧降
下素子２２？挿入して増大しようとする前記の電圧■。
ｌｎ２ ”低下させ、第２トランジスタ１２を保護する
。
。
逆に電圧Ｖｉｎが一７ＯＶまで下降する場合を考えると
、第２図中の中間接続点Ｐの電位も下降する。そうする
と、第２トランジスタ１２の前記電圧■。ｏ２は下降す
るものの（前記電圧ＶｚＦｉ一定タカラ）、第１トラン
ジスタ１１の前記電圧■。８１は増大する。ここに第１
トランジスタ１１が破壊するおそれが生ずる。そこで電
圧クランプ素子２１を挿入して、中間接続点Ｐの電位が
ある一定レベルよシ下がらないようにする。このときク
ランプすべき電圧は、第１トランジスタ１１のコレクタ
・エミッタ耐圧Ｂｖｏ］ｅ１ より若干高く設定される
。
、第２図中の中間接続点Ｐの電位も下降する。そうする
と、第２トランジスタ１２の前記電圧■。ｏ２は下降す
るものの（前記電圧ＶｚＦｉ一定タカラ）、第１トラン
ジスタ１１の前記電圧■。８１は増大する。ここに第１
トランジスタ１１が破壊するおそれが生ずる。そこで電
圧クランプ素子２１を挿入して、中間接続点Ｐの電位が
ある一定レベルよシ下がらないようにする。このときク
ランプすべき電圧は、第１トランジスタ１１のコレクタ
・エミッタ耐圧Ｂｖｏ］ｅ１ より若干高く設定される
。
かくして電圧クランプ素子２１は、Ｖｉｎが−ＺＯ■と
深く落ち込んだ場合（規格値の下限との差は約５．１
（７，０−１，９）Ｖ）に第１トランジスタ１１を保護
するものであり、その役割は電圧降下素子２２より重大
である。なぜなら、電圧降下素子２２け、Ｖｉａが＋〇
、５■に浮き上がった場合（規格値の上限との差は約１
．２ （０，５＋ ０．７ ） Ｖ ）に第２トランジ
スタ１２を保護するものだからである。
深く落ち込んだ場合（規格値の下限との差は約５．１
（７，０−１，９）Ｖ）に第１トランジスタ１１を保護
するものであり、その役割は電圧降下素子２２より重大
である。なぜなら、電圧降下素子２２け、Ｖｉａが＋〇
、５■に浮き上がった場合（規格値の上限との差は約１
．２ （０，５＋ ０．７ ） Ｖ ）に第２トランジ
スタ１２を保護するものだからである。
すなわち、電圧降下素子２２は１．数７未満の電圧降下
機能を果せば良いのに対し、ｔＪａＦクランプ素子２１
は、５．数７未満のレベル差をクランプしなければなら
ない。
機能を果せば良いのに対し、ｔＪａＦクランプ素子２１
は、５．数７未満のレベル差をクランプしなければなら
ない。
第３Ａ、３Ｂおよび３０図はそれぞれ電圧クランプ素子
２１の第１．第２および第３具体例を示す図であり、第
４Ａ、４Ｂおよび４０図はそれぞれ電圧降下素子２２の
第１．第２および第３具体例を示す図である。電圧クラ
ンプ素子２１の第１具体例２１−１では第３トランジス
タ３１を用い、そのベースに所定のクランプ電圧ＶＯＬ
（Ｖｉｎの規格値の下限−１，９■に着目して、例え
ばＶｏＬニー２，１Ｖ）を与えておく。第２具体例２１
−２は複数個のダイオード３２を直列接続したものであ
る。第３具体例２１−３は、ダイオード３３によるレベ
ルシフトと、抵抗３４による電圧降下とを組合せたもの
である。電圧降下素子２２の第１具体例２２−１はレベ
ルシフトを行うダイオード４１であり、第２具体例２２
−２ｔｆｉ抵抗４２による電圧降下を利用し、第３具体
例２２−３は、上記２２−１と２２−２ｆｅ組み合わせ
たダイオード４３および抵抗４４からなるものである。
２１の第１．第２および第３具体例を示す図であり、第
４Ａ、４Ｂおよび４０図はそれぞれ電圧降下素子２２の
第１．第２および第３具体例を示す図である。電圧クラ
ンプ素子２１の第１具体例２１−１では第３トランジス
タ３１を用い、そのベースに所定のクランプ電圧ＶＯＬ
（Ｖｉｎの規格値の下限−１，９■に着目して、例え
ばＶｏＬニー２，１Ｖ）を与えておく。第２具体例２１
−２は複数個のダイオード３２を直列接続したものであ
る。第３具体例２１−３は、ダイオード３３によるレベ
ルシフトと、抵抗３４による電圧降下とを組合せたもの
である。電圧降下素子２２の第１具体例２２−１はレベ
ルシフトを行うダイオード４１であり、第２具体例２２
−２ｔｆｉ抵抗４２による電圧降下を利用し、第３具体
例２２−３は、上記２２−１と２２−２ｆｅ組み合わせ
たダイオード４３および抵抗４４からなるものである。
発明の詳細
な説明したように本発明によれば、見かけ上コレクター
エミッタ間の耐圧を向上させ、エピタキシャル層の薄層
化に何ら支障のないエミッタフォロワ回路が実現される
。
エミッタ間の耐圧を向上させ、エピタキシャル層の薄層
化に何ら支障のないエミッタフォロワ回路が実現される
。
第１図は一般的な定電流トランジスタ付のエミッタフォ
ロワ回路の一例を示す回路図、第２図は本発明に基づく
エミッタフォロワ回路の基本構成を示す回路図、第３Ａ
、３Ｂおよび３Ｃ図はそれぞれ電圧クランプ素子２１の
第１．第２および第３具体例を示す図、第４Ａ、４Ｂお
よび４Ｃ図はそれぞれ電圧降下素子２２の第１．第２お
よび第３具体例を示す図である。 １１・・・・・・第１トランジスタ、１２・・・・・・
第２トランジスタ、１３・・・・・・定電流抵抗、 ２
０・・・・・・エミッタフナロワ回路、２１・・・・・
・電圧クランプ素子％ ２２・・・・・・電圧降下素子
、３１・・・・・・第３トランジスタ、３２，３３，４
１．４３・・・・・・ダイオード％ ３４，４２．４４
・・・・・・抵抗。 特許出願人 富士通株式会社 特許出願代理人 弁理士 青 木 朗 弁理士 西 舘 和 之 弁理士 内 １） 幸 男 弁理士 山 口 昭 之 第１図 第２図 第３Ｂ図 第３０図 一一一」 一］ −４）１ □−」 Ｚ 第４Ｂ図 “ ２１ ■ ｊ ２ 第４Ｃ図 ： ２ □−一」 ヨ ゲ） 一０→Ｖｏｕｌ −−１−Ｖｏｕｊ
ロワ回路の一例を示す回路図、第２図は本発明に基づく
エミッタフォロワ回路の基本構成を示す回路図、第３Ａ
、３Ｂおよび３Ｃ図はそれぞれ電圧クランプ素子２１の
第１．第２および第３具体例を示す図、第４Ａ、４Ｂお
よび４Ｃ図はそれぞれ電圧降下素子２２の第１．第２お
よび第３具体例を示す図である。 １１・・・・・・第１トランジスタ、１２・・・・・・
第２トランジスタ、１３・・・・・・定電流抵抗、 ２
０・・・・・・エミッタフナロワ回路、２１・・・・・
・電圧クランプ素子％ ２２・・・・・・電圧降下素子
、３１・・・・・・第３トランジスタ、３２，３３，４
１．４３・・・・・・ダイオード％ ３４，４２．４４
・・・・・・抵抗。 特許出願人 富士通株式会社 特許出願代理人 弁理士 青 木 朗 弁理士 西 舘 和 之 弁理士 内 １） 幸 男 弁理士 山 口 昭 之 第１図 第２図 第３Ｂ図 第３０図 一一一」 一］ −４）１ □−」 Ｚ 第４Ｂ図 “ ２１ ■ ｊ ２ 第４Ｃ図 ： ２ □−一」 ヨ ゲ） 一０→Ｖｏｕｌ −−１−Ｖｏｕｊ
Claims (1)
- 【特許請求の範囲】 １、 入力電圧をベースに受信する第１トランジスタと
、該第１トランジスタと直列接続すると共に定電流を形
成するための定電流抵抗を備えた第２トランジスタとを
有し、該第１および第２トランジスタの中間接続点より
出力電圧を取り出すようにしたエミッタフォロワ回路に
おいて、前記第１トランジスタに並列接続する電圧クラ
ンプ素子と、前記第２トランジスタに直列接続する電圧
降下素子とをさらに設けたこと′ｆｔ特徴とするエミッ
タフォロワ回路。 ２、＠配電圧クランプ素子が、ベースに所定の一定電圧
を受信する第３トランジスタからなる特許請求の範囲第
１項記載のエミッタフォロワ回路。 ３、 前記電圧クランプ素子が、複数個の直列接続のダ
イオードからなる特許請求の範囲第１項記載のエミッタ
フォロワ回路。 ４、前記電圧クランプ素子が直列接続のダイオードおよ
び抵抗からなる特許請求の範囲第１項記載のエミッタフ
ォロワ回路。 ５、前記電圧降下素子がダイオードからなる特許請求の
範囲第１項記載のエミッタフォロワ回路。 ６、 前記電圧降下素子が抵抗からなる特許請求の範囲
第１項記載のエミッタフォロワ回路。 ７、＠配電圧降下素子が直列接続のダイオードおよび抵
抗からなる特許請求の範囲第１項記載のエミッタフォロ
ワ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20190483A JPS6096009A (ja) | 1983-10-29 | 1983-10-29 | エミツタフオロワ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20190483A JPS6096009A (ja) | 1983-10-29 | 1983-10-29 | エミツタフオロワ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6096009A true JPS6096009A (ja) | 1985-05-29 |
Family
ID=16448746
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20190483A Pending JPS6096009A (ja) | 1983-10-29 | 1983-10-29 | エミツタフオロワ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6096009A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0193923A (ja) * | 1987-10-05 | 1989-04-12 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| JPH0193924A (ja) * | 1987-10-05 | 1989-04-12 | Mitsubishi Electric Corp | 半導体集積回路装置 |
-
1983
- 1983-10-29 JP JP20190483A patent/JPS6096009A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0193923A (ja) * | 1987-10-05 | 1989-04-12 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| JPH0193924A (ja) * | 1987-10-05 | 1989-04-12 | Mitsubishi Electric Corp | 半導体集積回路装置 |
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