JPS6096948A - インターフエース手段 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は一般的にはバス上に現われるディジタル信号処
理に関し、そして更に詳細には電話システムにおいてこ
れを容易に構成を変更可能な方式（ｆａｓｈｉｏｎ）に
生ぜしめるための並列・（ス装置に関する。

従来の技術 電話システムでは、音声情報を伝送するのにディジタル
信号を使用することが前々一般的となりつつある。これ
吟のディジタル信号は一群の２進数字が特定の範囲のナ
ナログ＊（ａｎａｌｏｇｕｅｍａｇｎｉ　ｔｕｄｅ）の
値をディジタルに符号化するのに使用される場合、通常
ＰＣＭ（）くルス符号変調）の形式である。これ等のデ
ィジタル信号は一般的に直列方式で送信され、且つ一般
的にいくつかの方式でしかし一方デイジタル領域（ｄｏ
ｍａｉｎ）で処理される。更に、ディジタルに符号化さ
れた音声以外のデータも伝送されることができる。

また複数のこのようなディジタル信号を時分割マルチプ
レキシングと言われる技法を経て、シングル直列バス上
へ多重化することも通例である。

これを行うなら２つのよシ一般的な方法は２４又は３２
チヤネルのいづれかをシングル直列バス上に多重化する
ことである。

これ等のディジタル信号に対していくつかの信号処理を
行なうことができるのが望ましい。１つの例として、あ
るチャネル上の信号レベルを調整するのが望ましい；チ
ャネル上のデュアルトーン多周波（ＤＴＭＦ）信号を検
出するのが望ましい：そしてオツドワークエコー等を除
くことが望ましい０ 従来技術の回路では、ディジタル信号のこの処理は並列
時分割多重化（ＴＤＭ）バスから、１チヤネルに対して
信号を抽出し、それからそれ等を処理のだめの適切な回
路へ送ることによって行なわれてきた。処理後、ディジ
タル信号は次にＴＤＭパス上の適切なタイムスロット（
又はチャネル）へ復帰される。

バスアクセスオペレーション（ｏｐｅｒａｔｉｏｎｏｆ
　ａｃｃｅｓｓｉｎｇ　ｔｈｅ　ｂｕｓｓ）　はバスを
アクセス（ａｃｃｅｓｓ）　するために（即ちバスから
読出すこと、又はバス上に書込むこと）適切な時間に適
切な回路を作動させる中央制御装置の制御下にある。Ａ
、　Ｒ，Ｊｏｈｎｓｏｎ等による１９８１年ｌθ月１３
日付の米国特許第４．２９５．００８号はこのような中
央に集中化された機構を示している（特にその特許の第
８図及び付随の説明参照）。

発明が解決しようとする問題点 本発明によれば、分散（ｄｅｃｅｎｔｒａｌｉｚｅｄ）
制御システムが適切な信号処理回路によってバスのアク
セシングを制御するのに用いられている。どの分散アク
セシングは各信号処理回路に関連する１つの接続メモリ
（ｃｏｎｎｅｃｔｉｏｎ　ｍｅｍｏｒｙ）を有すること
によって達成される。この接続メモリはコモン（ｃｏｍ
ｍｏｎ）クロック信号及びコモンフレーミング信号の双
方にすべて応答する。従って、各個々の処理回路はそれ
自身の専用接続メモリによって制御されるＴＤＭバスに
対してそのアクセスを有している。処理回路がバスに加
えられるべきであるときは、殆んどの場合、その特定の
処理回路に関連する接続メモリのみが調整される必要が
ある。

問題点を解決するための手段 換言すれば、本発明は第１のディジタルバスのチャネル
から少くとも１つの処理回路へ情報を印加するため及び
情報を処理後、それぞれのチャネルへ復帰するためのイ
ンターフェース手段であって、この手段は：前記第１の
バス上のディジタルデータを第２のディジタルバス上の
ディジタルデータに変換するための変換器手段；接続メ
モリ手段の制御下で、第２のバスを選択的にアクセスす
るための回路手段とを有していて、前記回路手段が適切
な時間に第２のバスにアクセスして、第２のバス上の選
択されたチャネルからディジタル信号を受信し、そして
また適切な時間に第２のバスにアクセスして、ディジタ
ル情報を第２のバス上の選択されたチャネルへ送信する
ように、接続メモリ手段が第２のバスに対する回路手段
のアクセスを制御するためのタイミング信号に応答する
ことを特徴としている。

なお換言すれば、本発明は直列ディジタルバスのチャネ
ルから少くとも１つの処理回路へ情報を印加するため、
及びその情報を処理後、それぞれのチャネルへ復帰する
ためのインターフェース装置であシ、この装置は：直列
ビットを直列バスから並列ディジタルバス上の並列ビッ
トへ変換するための直並列変換器装置：接続メモリの制
りＰ下で、並列バスを選択的にアクセスするための回路
とを有していて、回路が適切な時間に並列バスをアクセ
スし、直列バス上のチャネルに対応する、並列バス上の
選択されたチャネルからディジタル信号を受信し、そし
てまた適切な時間に並列パスをアクセスして、ディジタ
ル情報を直列バス上のチャネルに対応する、並列バス上
の選択されたチャネルへ送信するように、接続メモリが
並列バスに対する回路のアクセスを制御するためのタイ
ミング信号に応答することを特徴としている。

添付図面を参照して本発明を更に詳細に説明する。但し
この場合いくつかの図中の各々の同様表部分は同じ参照
文字によって区別されている。

実施例 、第１図はインターフェース回路１０５の形式で本発明
の１実施例を示している（注：回路１０５は直列バス１
００ｇ、直列バスｌ　００　ｂ、　ＡＱＣ１１９及びエ
コー制御１１７を除き第１図に示されたすべてを含む）
。直列バス１００ａは出力として８ビットワイド並列バ
ス（ｗｉｄｅ　ｐａｒａｌｌｅｌｂｕｓ）　１０２を有
している直並列変換器１０１へ位加される。直列バス１
００ａは各々ｌＯビットの、３２チヤネルを有しておシ
、且つ１２５マイクロ秒のフレーム周期を有している。

並列ノ（ス１０２は、各々８ビツトワイドの３２０チヤ
ネルを有しており、且つ１２５マイクロ秒のフレーム周
期を有している（バス１０２は１０ビツトワイドであっ
たが、本出願では８ビツトワイドのみが必要であること
に留意）。

ＡＧＣ（自動利得制御）回路１１９は入力／出力バツ７
ア−１０３及び８ビツトパス１０４を経てバス１０２に
接続される。接続メモリ（ｃｏｎｎｐ−ｃｔｉｏｎ　ｍ
ｅｍｏｒｙ）１０６がノ（ツファ−１０３、そして結果
的にＡＧＣ１１９のバス１０２への接続を制御する。接
続メモリ１０６ｆｉ、リード線１０７上の２．５６ＭＨ
２クロック信号及びリード＃ｉ！１０８上の７レーミン
グパルス（１２５マイクロ秒毎に１回生ずる）の双方に
対して応答する。

接続メモ’）１０６の機能はバッファー１０３によって
バス１０２のアクセシングを制御することである。

よシ詳細には、接続メモリ１０６はバス１０２からデー
タを読出すとき又はバス１０２上へデータを書込むとき
に制御する。この制御は読出し制御’Ｊ−ド純１０９ａ
及び書込み制御リード線１０９ｂを経ている。

エコー制御回路１１７はＡＧＣ回路１１９と類似の方式
で制御さすＬる。エコー制御１１７は入力／出力ハッフ
ァ−１１３及び８ビツトバス１１４を経てバス１０２に
接続される。接続メモリ１１６がバッファー１１３、そ
して結果としてエコー制御回路１１７のバス１０２への
接続を制御する。

接続メモリ１１６はリード線１０７上の２．５６ＭＨｚ
及びリード線１０８上の７レーミングパルス（１２５マ
イクロ秒毎に１回生じる）に双方とも応答する。接続メ
モＩＪ　１１６の機能はバッファー１１３によつでバス
１０２のアクセシングを制御することである。

よシ詳細には、接続メモリ１１６はバッファー１１３が
バス１０２からデータを読出すとき又はバス１０２上へ
データを書込むとき制御する。この制御は読出し制御リ
ード線１２１ａ及び書込み制御リード線１２１ｂを至で
いる。

接続メモリ１０６及び１１６が下記の如く機能すること
に注目すべきである。これ等はリード線１０７上に現わ
れるクロックパルスをカウントし、そしてこれ等がプリ
セットカウントにａすると、これ等は適切な制御リード
線を使用可能にする。

これ等はリード線１０８上に現われる７レーミングパル
スによって（リード線１０７上のクロック所望によシ、
並列バス１０２は並列／直列変換器１２４０入力に印加
されることができる。変換器１２４がフレーム当１２に
チャネルの直列バス１００ｂ上に直列出力を住じ、各チ
ャネルは１０ビツトを具備している（その中の８つはバ
ス１０２から得られる）。直列バス１００ａ及び１００
ｂは集合的にバス１００と呼ばれる〇第２図はインク−
フェース回路２０５の形の本発明の第２の、且つ好まし
い実施例を示している（注：回路２０５はバス２００ａ
、バス２００ｂ。

ＡＧＣ２１，９及びエコー制御２１７を除き第２図に示
されたすべてを含んでいる）。＃！２図の実施例におけ
る主たる相違は２つの並列バス、２０２ａ及び２０６ｂ
がシングルパス１０２（第１図）の代りに使用されてい
ることである。２つの並列バス２０２ａ及び２０２ｂの
使用は概２図の実施例では６４０チヤネルとなるチャネ
ル能力のダブリング（ｄｏｕｂｌｉｎｇ）　ｔ”生ずる
。バス２０２ａ及び２０２ｂは双方とも両方向であり、
そして各々が８リード線を含むことに留意されたい。

直列パス２００ａは出力として８ビットワイド並列バス
２０２ａを有している直並列変換器２０１へ印加される
。直列パス２００ａは各１０ビツトの３２チヤネルを有
しており、且つ１２５マイクロ秒のフレーム周期を有し
ている。並列バス２０２ａは各８ビツトワイドの３２０
チヤネルを有しておシ、且つ１２５マイクロ秒のフレー
ム周期を有している。

並列バス２０２ｂはまた各８ビツトの３２０チヤネルを
有する８ビツトワイドパスであり、且つ１２５マイクロ
秒のフレーム周期を有している０パス２０２　ｂはフレ
ーム当シ３２チャネルの直列バス２００ｂ上に直列出力
を生じる並列／直列変換器へ印加され、各チャネルは１
０ビツトを具備する（その中の８ビツトはバス２０２ｂ
から得られる）。

ＡＧＣ（自動利得制御）回路２１９は入力／出力バツ７
ア−２０３及び８ビツトバス２０４ａと２０４ｂを経て
バス２０２ａ及び２０２　ｂＫ接続される。ボートアド
レスリード線２２６はノくツファ−２０３のどのボート
がデータを処理すべきかを決定する（即ち、バス２０４
ａ又は２０４ｂのいづれかからデータを読出するか又は
２０４ａ又け２０４ｂのいづれか上へデータを書込むこ
と）。

読出し制御リード＠２０９及び書込み制ｆｉｌｌ　ＩＪ
−ド線２０９ｂは、勿論、オペレークヨンが読出しく受
信）であるか、書込み（送信）であるか否かを決定する
。バッファー２０３はＦ記のモードの任意のモードでオ
ペレートすることができる：ａ）　バス２０２ａから（
）（ス２０４ａを経て）読出し、そしてバス２０２　ａ
　、ｈへ（）くス２０４ｂを経て）書込む：ｂ）　ノ（
ス２０２Ｄから（〕くス２０４ｂを経て）読出し、そし
てノくス２０２ａ上へ（バス２’０４ａを経て書込み；
　ｃ　）　／（ス２０２ｂから（バス２０４ｂを経て）
読出しすしてノ；ス２０２ｂ上へ（バス２０４ｂを経て
）書込み；ｄ）　バス２０２ｂから（）（ス２０４ｂを
経て）読出し、そしてバス２０２ａ上へ（／＜ス２０４
ａを経て）書込む。

接続メモリ２０６はバス２０２ａ又はノ（ス２０２ｂへ
のバッファー２０３そして結果としてＡＧＣ２１９の接
続を制御する。接続メモ＋７２０６は１ノード線２０７
上の２．５６ＭＨｚ　クロック信号及びＩＪ−）”１１
！！２０８上の７レーミングノくルス（１２５マイクロ
秒毎に１回生ずる）の双方に応答する。

接続メモリ２０６の機能はバッファー２０３によってバ
ス２０２ｇ及び２０２ｂのアクセシンクヲ制御すること
である。

よシ詳細には、接続メモリ２０６はバッファー２０３が
バス２０２Ｂ又は２０２ｂからデータを読出すか、ある
いはバス２０２ａ又は２０２ｂ上へデータを書込むとき
制御する（読出し及び書込み制御リード線２０９ａ及び
２０９ｂを経て）；接続メモリ２０６はまた（ボートア
ドレスリード線２２６ｔ［て）いづれのバス（即ち２０
２ａ又は２０２ｂ）が読出されるか又は書込まれるかを
制御する。

エコー制御回路２１７はＡＧＣ回路２１９と類似の方式
で制御される。エコー制御回路２１７は入力／出力パツ
ファ−２１３及び８ビツトバス２１４ａと２１４ｂを経
てバス２０２ａ及び２０２ｂに接続される。接続メモリ
２１６は読出し制御リード線２２１　ａ％書込み制御リ
ード線２２１ｂ及びボートアドレスリード＃２２７を経
てノ（ツファ−２１３の接続を制御する。メモリ２１６
はリード線２０７上の２．５６　ＭＨｚ　クロック信号
及びリード、１１０８上のフレーミングノくバス（１２
５マイクロ秒毎に１回生ずる）の双方に応答する。

接続メモリ２０６及び２１６の機能は第１図のメモリ１
０６の機能に類似している。唯一の相違はいづれのバス
（即ち、ノクス２０２　ａ又１ｄ２０２ｂ）がアクセス
されるべきであるをを決定するボートアドレスリード線
２２６及び２２７の存在である。

第３図はなお他の実施例を示しており、インターフェー
ス回路２０５ａは、第２図に類似しているが、付加的に
バス２３０及びノ（スインターフエースデバイス２３１
を含んでいる。）くス２３０及びバスインターフェース
デバイス２３１の目的ババス２３０上の信号によって修
飾（ｍｏｄｉｆｌｙ）　されるべき接続メモリ２０６の
内容（ｃｏｎｔｅｎｔ）を使用可能にすることである。

バス２３０上の信号は、接続メモリ２０６に記憶された
内容を変更し、且つその結果ＡＧＣ２１９がバス２０２
ｂ上のバス２０２ａにアクセスする間のタイムスロット
（ｔｉｍｅ　５ｌｏｔ）　を変化するようにバスインタ
ーフェースデバイス２３１を経て接続メモリ２０６に印
加される。

第４図は直並列変換器の非同期使用のための簡単化され
た実施例を示している。第１図の回路はバス１００ａ上
の３２チヤネル及びバス１０２上の３２０チヤネルとし
て記述さね、た。しかし、バス１００ａが２４チヤネル
を有し、そしてバス１０２がなお３２０チヤネルを有し
ている（すべて１２５マイクロ秒フレームで）とすると
：２つのバス（ｉｏｏａ及び１０２）間にいくつかの同
期形式（ｆｏｒｍ　ｏｆ　５ｙｎｃｈｒｏｎｉｚａｔｉ
ｏｎ）が必要である。

接続メモリ２５０は適切な時間にノくス１０２上にデー
タを置くように直並列変換器２５３及びＲＡＭ２５１１
７）オペレーションのタイミングを制御する。データは
それがパス１０２上に必要とされるまでＲＡＭ（ランダ
ムアクセスメモリ）内に記憶される。データはバス２５
２を経てノ（ス１０２へ転送される。読出しリード線２
５４がＲＡＭ２５１の読出し、そして結果としてＲＡＭ
２５１からバス１０２へのディジタルデータの送信を制
御する。書込みリード線２５６が直並列変換器２５３か
らのディジタルデータによってＲＡＭ２５１の書込み（
即ち受信）を制御する。接続メモリ２５０はリード線１
０７及び１０Ｂ上のタイミング信号に応答する。バス１
０２に接続された残シの他の回路（図示せず）は第１図
の通シである。

またこの同じ構想は、並列形式であるが、バス１０２上
の信号よりも遅い速さで、バス上に受信された信号を処
理するのに適用されることができる。その場合には、並
行／並行変換器が直並列変換器の代シに使用されて、入
シバス（ｉｎｃｏｍｉｎｇｂｕｓ）上の並行信号をバス
１０２上の並行信号に適合するように変換する。

【図面の簡単な説明】

第１図は本発明の第１の実施例の簡単化されたブロック
ダイアグラムである； 第２図は本発明の第２の実施例の簡単化されたブロック
ダイアグラムである： 第３図は第２図に類似しているが付加的なバス及ヒバス
インターフエース装置ヲ含ンテイル；第４図は第１図に
類所しているが更に他の変形を示しておシ、且つ更に簡
単化されている。 １００ａ・・・・・・直列バス、 １０１．２０１．２５３・・・・・・直並列変換器１０
２．１１４．２０２ａ、２０２ｂ−・−／Ｚス１０３．
１１３．２０３．２１３・・・・・・人力／出力バツ７
アー１０５．２０５．２３１・・・・・・インターフェ
ース回路 １０６．１１６．２０６．２１６・・・・・・接続メモ
リ１１７．２１７・・・・・・エコー回路１１９．２１
９・・・・・・ＡＧＣ（自動利得側＃）回路 １２４・・・・・・並列／直列変換器

Claims (1)

1. 【特許請求の範囲】 １、＠１（７）ディジタルバス（１ｏｏａ）のチャネル
   から少くとも１つの処理回路（１１７，１１９）へ情報
   を印加するため、及び該情報を、処理後、それぞれのチ
   ャネルへ復帰するためのインターフェース手段（１０５
   ）において：該第１のバス（１００ａ）上のディジタル
   データを＠２のディジダルバス（１０２）上のディジタ
   ルデータに変化するための変換器手段（１０１）と； 接続メモリ手段（１０６，１１６）の制御の下で、該第
   ２のバス（１ｏ２）を選択的にアクセスするための回路
   手段（１０３，１１３）とを具備しており、 該回路手段が適切な時間に該第２のバスをアクセスして
   、該第２のバス上の選択されたチャネルからディジタル
   信号を受信し、且つまた適切な時間に該バスをアクセス
   して該ディジタル情報を該第２のパス上の選択されたチ
   ャネルへ送信するように該接続メモリ手段が該第２のバ
   スに対する該回路手段のアクセスを制御するためのタイ
   ミング信号（１０７，１０８）に応答することを特徴と
   するインターフェース手段。 ２、該第２のバスが並列バスである特許請求の範囲第１
   項記載のインターフェース手段。 ３、該第２のバスが各々ビットワイドの２つの並列バス
   （２０２ａ、２０２ｈ）を具備しており、それが各々ピ
   ットワイド２つの並列パスとしても、２０ピツトワイド
   の１つの並列バスとしても機能することができる特許請
   求の範囲第１項記載のインターフェース手段。 ４、　直列ディジタルバス（１００ａ）のチャネルから
   少くとも１つの処理回路（１１７又は１１９）へ情報を
   印加するため、及び該情報を、処理後、それぞれのチャ
   ネルへ復帰するだめのインターフェース手段（１０５）
   において：該直列バスから並列ディジタルバス（１０２
   ）上の並列ビットへ該直列ビットを変換するための直並
   列変換器手段（１０１）と； 接続メモリ手段（１０６，１１６）の制御の下で、該並
   列バスを選択的にアクセスするだめの回路手段（１０３
   ，１１３）とを具備しておシ：該回路手段が適切な時間
   に該並列バス（１０２）をアクセスして、該直列バス（
   １００ａ）上の該チャネルに対応する、該並列バス上の
   選択されたチャネルからディジタル情報を受信し、且つ
   また適切な時間に該並列バス（１０２）をアクセスして
   、該直列バス上の該チャネルに対応する、該並列バス上
   の選択されたチャネルへ該ディジタル情報を送信するよ
   うに、該接続メモリ手段が該並列バスに対する該回路手
   段（１０３，１１３）のアクセスを制御するためのタイ
   ミング信号（１０７，１０８）に応答する ことを特徴とするインターフェース手段。 ５、該並列バス上のディジタル情報を直列バス（ｌｏｏ
   ｂ）上の直列ディジタル情報に変換するための並列／直
   列変換器手段（１２４）を更に含んでいる特許請求の範
   囲第４項記載のインターフェース手段（１０５）。 ６、更に第２の並列バス（２０２ｂ）を含んでおシ、該
   直並列変換器手段（２０１）の出力が該第１の並列バス
   （２０２ａ）Ｋ印加され、該並列／直列変換器手段（２
   ２４）の入力が該第２の並列バス（２０２ｂ）に応答し
   、該接続メモリ手段（２０６，２１６）が該２つの並列
   バスの中のいづれを適切な時間にアクセスされるかを制
   御する特許請求の範囲第５項記載のインターフェース手
   段（２０５）。 ７、更に第２の並列バス（２０２ｂ）を含んでおシ、該
   直並列変換器手段（２０１）の出力が該第１の並列バス
   （２０２ａ　）　Ｋ印加され、該接続メモリ手段（２０
   ６，２１６）該２つの並列Ｉ（スの中のいづれを適切な
   時間にアクセスされるかを制御する特許請求の範囲第４
   項記載のインターフェース手段（２０５）。 ８、該直並列変換器手段（２５３）が接続メモリ（２５
   ０）及びデータ記憶手段（２５１）を含む特許請求の範
   囲第４項記載のインターフェース手段（１０５）。