JPS6097453A - アレイ装置のテスト並びに修理方法及びその装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （８明の利用分野） 本発明はメモリー素子等を配列したアレイの部品の間違
い、故障を発見し、修理する方法と装置に関する。

（従来技術） 予備的に修理可能としたアレイ装置には１通常１枚の主
アレイとそれに並設して、アレイの部品が故障した際に
取換え可能にスペア部品を設けたものがある。例えば、
予備的メモリー装置は、横列と縦列に複数の個別メモリ
ーセルと。

それに対応して予備的な複数の横列、縦列のセルとを夫
々備えた。長方形のアレイからなる。

仮にアレイに欠陥セルが入っている場合、予備的に設け
である部品を使って、欠陥セルの入っている横列又は縦
列全体を交換することで修理することができる。複数個
のセルに欠陥がある場合、１個または複数個の予備部品
が使われるが、ある１個の特定のセルを横列全体または
縦列全体として取換えるかどうか決めるのは難しい問題
である。選択を間違えると、完全な修理が可能となる正
しい修理手順が判明するまでに予備部品を使い尽くすこ
ととなる。予備部品が全ての不具合をカバーするまで供
給されると。

そのメモリーアレーは修理手順を実行すべくレーザー“
′トリマー”へと送られる。場合によっては、供給しで
ある限られた数の予備部品では不具合の全てを網羅し切
れない場合もある。

修理用に予備部品を使うことによって、アレー生産高を
格段に向上させることができるものであり、バブルメモ
リーの製造業者が盛んにこの冗長性技術を採用すること
によって次第に一般化され次第に比較的高いビットの例
えば２５６Ｋ　ＤＲＡＭといったものの製造分野まで普
及するようになっている。

（本発明が解決しようとする問題点） 冗長性を有するシステムの技術には、その利益面とは逆
の不利益面がいくつかある。その１つはテストによって
コスト高になること、他の１つは生産高を低下させるこ
とである。これらの不利益面は、アレイが修理可能かど
うか、またもし可能ならばどのような修理手順でやれる
か等を決定するハードウェアおよび時間に関連して表わ
れる。従来の方法では、テスターによリアレイを秒才た
は分単位でテストし修理手順を探るのであるが、その手
順を準備するのζこ要する時間は、欠陥セルをテストに
より特定するのに要する時間が加算される。その結果、
生産高は落ち、アレイによってはテストとその分析の時
間当り能率は低いものとなる。

従って本発明は１以上の問題点を解決するフスト的に有
利な方法と装置であってその目的とするところは、以下
でＤＵＴという名称で示すアレイ素子に対して迅速なテ
ストと迅速な修理手順の特定とを行える方法と装置とを
提供することである。この場合、テストデータはテスト
結果として検討され、それらの情報から明らかに修理不
能と判定されると本装置の適用が直ちに拒まれ、若し逆
にある欠陥が、予備部品の特定の横列又は縦列のものを
投下するのみで修理可能と判定されると、直ちにそのタ
イプの部品が提供されるという具合になっている。

本発明の更なる目的は、上記本装置の性能に加え、最初
からポストテストのデータを、実際のテストの最中に処
理して、修理情報を特定するという利点、並びにテスト
結果が照査され。

種々の形態のポストテスト情報を修理のため迅速に処理
（必要とする修理情報を設定才たは完成）するという利
点を有する本装置を提供することにある。

本発明の更に他の目的は、上記に概観した目的のほかに
、複数のアレイ共用のアレイそして。

バイトワイドアレイを備えることにある。

本発明になる装置は、欠陥セルの横縦座標を検出する方
法を実施することができ、かつ同時に本装置のセルであ
る交換部品をその検出時に取換可能にする。欠陥パター
ン（例えばアレー上に欠陥セルが配列されているような
）の１つの類型に対しては、修理に必要な指示の全てを
。

本装置によるテストの進行中に準備でき、従って最後の
セルのテストによって完成させることができる。第２の
類型の場合には、それが修理不能のものとすれば、本装
置は修理ｌこ役立たないという事実が、セル全部をテス
トし終る前に判明するので本装置自体で機能停止しそれ
以上の時間の浪費を防ぐことができる。第３の類型は１
本装置で修理可能としても、その事実をテスト時間中に
は判定できないという場合である。

テスト終了後、装置は、収集されたデータが更に処理を
要するとする信号を発することになる。

第４の類型に属する欠陥パターンは１本装置が修理不能
である場合であるが、ポストテストデータの処理によっ
てその事実が判定される。実際のテスト時間の終了時に
１本装置がポストテストデータ処理の必要を表示する。

例えば欠陥解読装置や半導体素子の接合における金属蒸
着の破壊といった本装置の共通する欠陥のあるものは全
体的に実際のテスト時間中に処理されるので、リジェク
ト信号または修理情報はテスト終了前又は直後に得られ
る。ポストテストデータの処理を要する場合でも、それ
はナノ秒あるいはマイクロ秒単位の短時間の問題にしか
すぎない。本装置において１個だけ欠陥を示した場合及
び他の個々の欠陥セル類型の場合には常にポストテスト
データ処理の必要があるが、それらの類型の多くはその
ポストテストデータ処理が極めて急速に完了される。

個々の欠陥セルの座標は本装置により１例えそれが複数
回提起されるとしても唯一回だけ受容される。この特徴
のため、この装置を使う者は複数のアレイテストを行う
ことができ全てのテストの合成である修理情報を得るこ
とができる。本装置は１分割機列１分割縦列からなるア
レイの処理もでき、更にバイトワイドアレイの処理もで
きるものである。

実際のテスト時間終了前の本装置の作用は全てそれ迄に
収集されたテストデータに基づくものであるが１例えテ
スト完了前であっても、その作用の不可避性を示すのに
充分なものである。

これらの作用を次に記す。

（ａ）　同種の予備部品が充分残っていないため。

その部品で修理することが不可能な一連の欠陥セルの修
理用部品（即ち、横列又は縦列）の選択と割り当て、こ
の作用は自動割り当てと呼ばれている。

（ｂ）１横列に余りに多くの欠陥セルがあるため。

予備縦列によっては修理不能で、かつそれ故予備横列に
よって修理せざるを得ないが、偶々予備横列も他の不可
避理由によって横列が使い尽くされていて１本装置によ
る修理が不能である場合の本装置の拒絶。（同じように
使い尽くした縦列からの割り当てができない場合もある
。） （ｃ）　欠陥セルのパターンに関わりなく１割り当てる
予イ１１η部品の理論上の最大限からみた保有可能数以
上の欠陥を抱えた場合の本装置の拒絶。

以上の作用は実際のテスト時間中に装置によって行われ
るものである。

（実施例） 本発明は１本願においてその最も好適な例で示されるが
、それに限定して考えられてはならない。第１Ａ図にお
いて１本装置の一部をなすＤＵＴは１０Ａ、１０Ｂ、１
００，１０Ｄの４個のアレイを備え、その各個には複数
の半導体メモリーセル（その個々は図示しない）が横列
、縦列に配されている。各セルは、１ビツトの容量を有
する。

２セツトの冗長縦列１２Ａ、１２Ｂ、１２０，１２Ｄは
アレイの夫々に関連し、一方２セットの冗長横列１４Ａ
、１４Ｂ、１４０，１４Ｄも同様に夫々アレイに関連し
ている。

各アレイの横列と縦列、及びその冗長横列と縦列は交差
しており更に図示しない他の装置に導体によって連結さ
れている。この導体はレーザー又は他の手段によって夫
々が切断されるものであって、冗長横列や縦列をそれら
が関連しているアレイの横列や縦列と交換ができる。若
し望むらくは、その交差回路を、冗長横列が図中上半部
の２個のアレイＩＯＡと１０Ｂのいずれかの修理に割り
当てできるように配することはさして困難なことではな
い。交差方法には様々なものがあるが、それらは公知で
あり、しかも本発明とは類似ではない。

同様に、長方形のセルアレイを、第１Ｂ図に示したよう
に半導体基板上に配することもできる。２個の上側のア
レイ１６Ａ、１６Ｂが４個の冗長縦列メモリーセルから
なるグループ１８Ａを分有しており、また、下側のアレ
イ１６０，１６Ｄが、４つの冗長縦列メモリーセルから
なるグループ１８０を分有している。

この配列において、グループ１８Ａの冗長縦列の１つが
１つまたはそれ以上の欠陥セルを有するアレイ１６Ａの
縦列と交換されると、それに応じて欠陥セルがあるかど
うかに関係なくアレイ１６Ｂの縦列も同じ冗長縦列によ
って交換されることになる。冗長縦列１８Ａと冗長横列
２０Ａ、２０Ｂ、２００，２０Ｄが割り当てられるアレ
イＬ６Ａと１ｉＳＢに対する修理情報は、あたかもアレ
イ１６Ａの欠陥パターンがアレイ１６Ｂの欠陥パターン
に重畳したかのように提起される。

第１Ｃ図に、他の例としてアレイとそれに対応する横列
及び縦列の配置江を示した。

第１Ｄ図に８個のアレイ２２Ａを示す、それらの各個に
は修理用として２個の冗長縦列２４Ａを設けである。こ
のバイトワイド設計では、いずれかのバイトの８ビツト
の夫々がアレイ２２Ａの異なった１つに入っている。２
個の冗長横列２６Ａが、８個のアレイ２２Ａの全てに同
一記号を付された横列と交換されることによってアレイ
２２Ａのいずれに欠陥セルがあっても交換される。冗長
横列２６Ｂは第２のバイトワイドアレイ２２Ａの修理に
も、また第２のバイトワイドグループアレイ２２Ｂの修
理にも使え、冗長横列２６Ａは同様にアレイ２２Ｂの修
理用にも使える。

元々の横列にある欠陥を修理するのに冗長横列を割り当
てることは、成る情況下では、特に本装置用の可能な修
理案について不可欠の部分である。１横列上の欠陥セル
の数が、修理可能な冗長縦列の数を上回る場合、これら
のセルのは１問題の横列上の欠陥セルの各々が異なった
Ｙ座標を有し、従ってもし修理を縦列ｌこよって行おう
とすれば欠陥セルの各々が各々異なった横列縦列が必要
となるということをみればよく判るであろう。しかしな
がら、全部の欠陥セルを修理し切るだけ充分な冗長縦列
はない。従って冗長縦列は、そのような種類の欠陥類型
に不適であり、冗長横列が割り当てられる修理案では不
可欠のステップである。冗長横列は従って。

その条件を充たすに充分なデータが収集されるや否や自
動的に割り当てされる。高速度冗長性プロセッサーがこ
れを行うのである。

高速度冗長性プロセッサーには１６個のプログラムがで
きる捕獲回路２６が備えてあり、そのうちの１個の略図
が第２図に示しである。

（図面を通して使用されている論理記号はこの分野で標
準的なものである。図中”　Ｗ　Ｅ　”は書込可能、−
ｗｓ”はｗｒｉｔｅ　５ｔｒｏｂｅを意味する。）公知
の回路やその機能の説明は省略した。装置全体としては
高速度冗長性プロセッサー回路のみならず、他のプロー
ブ、パターンジェネレータ。

スクラッチバンドメモリー等の部品をも示しである。そ
れらのうちのある部分は１発明をよりよく理解してもら
うために、第８図にも示しである。１個又はそれ以上の
本装置上に１６個のアレイが、同時テスト用に設置し得
るが、１個のアレイのみが補助装置のいずれかと連結で
きる。夫々が捕獲回路２６で例示したように、それ自身
の捕獲回路を備えている。捕獲回路は、本装置とそのア
レイのトポロジイに合致するように配置されている。記
載されている実施例の本装置のセルは、テストに都合が
よいように順番に配列されている。

高速度冗長性プロセッサーはアルゴリズムを完成し、そ
れによって、セルの実際のテスト時間が進行していると
き、そのプロセッサーが冗長横列の割り当てによっての
み修理される欠陥セルの将来の修理用に冗長横列を割り
当てる。

そして冗長縦列の割り当てによってのみ修理される欠陥
セルの将来の修理用に冗長縦列を割り当てる。捕獲回路
２６が、あるアレイが、関連する修理用部品が修正し得
るより多くの欠陥セルを有していると信号を受取ったと
表示したとき、テストは中止され１本装置はりジェクト
信号を発生するであろう。

実際の時間のテストアルゴリズムには、バッファーレジ
スター５２．５４を捉えるため各欠陥セルのアドレス座
標を表わすこと、そのアドレス座標を他の情報と比較す
ること、そしである場合には欠陥セルに冗長横列又は縦
列を割り当てることが含まれる。このような割り当てを
自動割り当てと言う。自動割り当てを行う際装置前は。

修理されるべき欠陥セルの１つのアドレス座標を欠陥レ
ジスター２８　、’３０の中へ受け入れ、自動割り当て
が行われた旨表示するために、対応状況をキャッチバッ
ファースティタス回路５５，５７のビソトヘセットする
。

本装置によるテスト開始前に、欠陥素子レジスター２８
．３０と、キャッチバッファー３２　、３４の全ての場
所が、それらの全ての段階で１を含むようにするため明
瞭化すなわち開始状態にされる。これが各場所に−１６
いて１機能をテスト中に受けるどのアドレスよりも大き
い非常に大きなアドレスを刺激する。

本装置の各セルは連続してテストされるので。

欠陥を表示するＸ、Ｘ座標はキャッチバッファ喰 −３２，５４に捕捉される。横列キャッチバッファー５
２には複数の登録場所があり、その各々が１２ビツトの
広さである。縦列キャッチバッファー３４は横列キャッ
チバッファー３２と同一である（そしてそれらは欠陥レ
ジスター２８．３０に非常によく類似している）。それ
らの全てがで示す多くのフリップフロップの各々は、長
方形の左上部角近辺にデータ入力端子りを、左上部角近
辺にクロック入力端子を、そしてその右側面に出力端子
Ｑを有している。端子Ｃにクロック信号が入力されると
、フリップフロップが、端子りのデータに依存状態に入
る。フリップフロップの状態は、出力端子Ｑでの信号に
よって表示される。

横列キャッチバッファ−３２と縦列キャッチバッファー
６４は、ポインターシフトレジスター４０を共通にして
いる。これは横列／縦列ポインターと呼ばれ１回路を読
み易くするため第２図の対向側に一実線と点線で描かれ
ている。横列／Ｍ１列ポインターは当初、唯その初期段
階の作動のみを行い、その後計時される毎にそのポイン
ターの日付が移動して、横列キャッチバッファー３２と
縦列キャッチバッファー３４の次のより高次の場所を可
能にする。横列、縦列ポインターで可能となる横列キャ
ッチバッファーと縦列キャソチバップアーの場所は、そ
のアドレスが１捕獲”されている１つの欠陥セルのＸＸ
座標をそれぞれ保存した位置を示す。欠陥縦列レジスタ
ー５０と、縦列キャッチパンファー３４とそれと連結さ
れる装置は、対応する横列装置と同一（Ｍ列についても
同様に作動する）である。

実際のタイムテストが多くのセルについて終了して後、
横列キャッチバッファー５２のいくつかの場所に、欠陥
セルのアドレスのＸ座標部を含むことがある。これらの
Ｘ座標は、新規に欠陥セルが見つかる毎に入るＸ座標と
比較される。

横列キャッチバッファー３２は論理回路４９（第７図）
を含み、それぞれの場所に蓄えられた内容を４線４２上
のアドレスラグレジスター４６から入る欠陥セルのアド
レスと同時的に比較する。横列キャッチバッファーの各
場所は。

それ自体の独立した比較回路４９と比較出力回路５３を
有する。（比較出力回路は横列／縦列ポインター４０の
アドレスから独立している。）横列キャッチバッファー
の１つの内容が入ってくる欠陥アドレスと合致すると必
ず、対応比較回路が出力信号を発する。

キャッチバッファー３２の全比較回路４９の出力は、横
列キャッチバッファーサマー（６０）を供給する高速デ
ジタルアナログ変換器（ＤＡＣ）　５６（第２図）へ連
結されており、導線６４にアナログ出力信号を発生させ
る。その場合、その電圧は、新規に発見された欠陥セル
のアドレス（４２）に合致する内容を備えた。横列キャ
ッチバッファーの場所の数の機能である。このようにア
ナログサマー６０の出力は、入ってくる欠陥アドレスに
、どれだけの数の比較回路出力５３が合致するかを示す
。

捕獲アレイ２６には、スペア縦列カウンター５２とスペ
ア横列カウンター５４とが含まれる。

このスペアカウンターは、実際のタイムテスト前ｌこパ
ターンジェネレーター４５から先ず負荷を受けるが、冗
長横列と縦列の数を最初同じにしておく。スペア縦列カ
ウンター５２は、修理に割り当てできる縦夕１１の数を
示すデジタル出力を縦列カウンターデジタルアナログ変
換器６８へ伝達する。この変換器６日は縦列カウンター
サマー７０と共ｊＩｉ＋、１　ｊ、て、横列比較増幅器
６６の逆端子に接続されている導線７２に出力を発生さ
せる。上述したようにサマー６ｏの出力は。

横列比較増幅器６６内で、末だ割り当てられていない冗
長縦列の数と比較される。合致する横列の数が割り当て
られていない冗長縦列の数と比較されるてとに注意しな
ければならない。

オフセット調整ポテンショメーター７４と７６（第５図
）は導線６４の電圧信号が導線７２での電圧信号と同じ
か超えるかしたとき、横列比較増幅器６６が冗長横列の
自動割り当てを開始する非道出力端子７８に出力信号を
発生させる。

この現象は、スペア縦列カウンター５２の出力がキャッ
チバッファーデジタルアナログ変換器５６の出力と同じ
になったとき及び横列において欠陥セルが更に検出され
たときに生じる。

横列からの自動割り当ての際、スペア横列カウンター５
４はＯＲのゲート８２を介して横列比較増幅器６６の逆
出力からの信号によって１カウントだけ数を減じる。ス
ペア横列カウンター５４はその後、依然として冗長横列
の供給が可能なのでバランスのとれた数少ない冗長横列
を示す。

第２図の捕獲回路２６には欠陥横列レジスター２８と、
第７図に示したように欠陥縦列レジスター３０とを含む
。欠陥横列レジスター２８は、そのいずれもが１２ビツ
トでありかつ本装置の欠陥セルのアドレスの横列座標（
Ｘ座標）を貯蔵できる複数の貯蔵場所からなる。

捕獲回路２６はまた。シフトレジスター５６（第７図）
を有し、これは欠陥横列ポインターと呼ばれ、同じシフ
トレジスター３８は欠陥縦列ポインターと呼ばれる。こ
れらはそれぞれ欠陥横列レジスター２Ｂ及び欠陥縦列レ
ジスター３０と関連し、ポインターの各段階が欠陥レジ
スターのアドレス場所の１つに対応する。ポインター５
６　、３８は最初に、それらの第１段階の場所のみを設
定するようにクリアーされる。欠陥横列ポインクー５６
又は縦列ポインター３８が計時される毎に、その表示日
向が１段階毎に変り、対応欠陥素子レジスターの続く数
多くの場所が可能となる。欠陥横列ポインター３６と。

欠陥縦列ポインター５８とは独立に計時される。

冗長横列が交換のために割り当てられる欠陥オリジナル
横列を特定するために、導線４２上の最新に特定された
欠陥素子のアドレスの横列部分が、欠陥横列レジスター
２８の一つの場所に自動割り当てされるとすぐ記載され
る。記載指令は、端子８０から欠陥横列Ｉ／レジスター
８に入り、欠陥横列ポインター５６を計時して欠陥横列
レジスターの次の空き場所を可能にする。

上述のように横列に対して自動割り当てした後、同一の
横列で続いて発見された欠陥を考慮する必要はない、と
いうのも装置はそのようなデータをブロックするよう設
計されている。アレイ状態と自動割り当てが第４図の遮
蔽論理回路を比較し、すでに自動割り当てで処理済の座
標がその後の比較時において隙害にならないようにする
。明瞭に判るように、４ステイタスフリツプフロツプ９
５と、４ステイタスフリツプフロツプ９７のみが示され
ている。これらはそれぞれ横列キャッチバッファー５２
の４つの場所と縦列キャッチバッファー３４の４つの場
所に対応している。各フリップフロップの端子Ｓはフリ
ップフロップをセットし、端子几はリセットする。端子
Ｑ及びＱはそれぞれフリップフロップの状態を示す正逆
出力端子である。

１つの座標が自動割り当てされると、対向する全てのそ
の値の同じ座標が識別され、その後発生する欠陥座標と
比較されることのないようにされる。例えば、いま１つ
の冗長横列がある横列（Ｘ＝３）の修理用に自動割り当
てされる走した場合、すでに横列キャッチバッファーの
場所にＸ−３という複数の欠陥アドレスがあることにな
る。（これらが上記の“その値の同一座標”である。）
これらの欠陥アドレスのそれぞれには、Ｙ座標もあり、
それが縦列キャッチバッファー３４の同一数字に貯蔵さ
れている。

（これらが上記の“対向座標”である。）自動割り当て
では、その値（即ち、３）の同じ（即ちＸ）座標を有す
る欠陥の全てを処理する。従ってそれらの欠陥は、その
後の修理情報を特定するにあたってその部分を対象にし
なくて済むように遮蔽すべきである。従って、それらの
修正された欠陥の対向（すなわち、Ｙ）座標は。

続いて発見される欠陥に対して比較しないよう遮蔽され
ねばならない。フリップフロップ９５゜９７の１つがセ
ットされると、その出力が以後の比較を上記したように
阻止するのである。

１つの横列の自ルｂ割り当て信号が発生（即ち低くなる
）すると、ＩＩＪｊ９９で（第４図）Ｓ端子１０５で０
である打消されたＯＲゲート１ｏ１のいずれもが１の出
力を発生する。この出力が関連するフリップフロップ９
７をセットする。端子１０１での信号は横列キャッチバ
ッファー３２の比較出力からそこへ出てくるそして横列
キャッチバッファーの各場所に対して貯蔵されたＸ座標
が自動割り当てされたアドレスのＸ座標に合致するかど
うか意味づける。

セットされると、フリップフロップ９７は出力端子Ｑに
１の信号を発生させる。この信号はワイアＯＲを通って
対応縦列キャッチバッファー比較出力の出力と連結され
る。これが縦列キャッチパンファーの場所に対して遮蔽
信号を発生させる。

またセットされたフリップフロップ９７は逆出力（Ｑ）
端子にφ信号を発生させる。キャッチバッファーレジス
ターの同じ数の場所に対応するフリップフロップ９７又
は９５のいずれかがセットされると１両方のフリップフ
ロップから信号を受けるＡＮＤゲート１０５は出力φを
発生する。その出力の結合は、テストされるアレイの適
合状態の存在又は不存在を表すワイアＯＲ回路の数個の
入力の１つである。このワイアＯＲ回路の出力は、全て
のアレイが適合状態を有するかどうかを示すため１本装
置の他のアレイからの同様の信号と共に採用されている
。

仮に自動割り当てされた欠陥アドレスが再び提起される
と、比較出力８３（第７図）が低下し、横列インバータ
論理回路８４（第２図）の出力が高くなる。これによっ
て、キャッチバッファー３２と３４．そしてそれらのポ
インター（ＯＲゲート８６．８８．９０経由）及び欠陥
レジスター２８．！１０そしてそれらのポインター（Ｏ
Ｒゲート９２．９４　経由）が不能となる。このように
して続いて起る欠陥のアドレス座標が１着しすでにその
いずれか１つの座標が自動割り当てによって処理されて
いるなら、その後の処理に対しては遮蔽される。

若しテストが進み１元の横列の欠陥を修理するために冗
長横列を割り当てする必要が生じ。

更にその冗長横列の供給が使い尽くされているとすると
、装置は本装置が修理不能であると検知し、テストの中
止信号を発する。同様に、冗長縦列への要求は若しスペ
ア縦列カウンターがすでに冗長縦列が不可能であると表
示していれば、テスト中止の原因をなす。この特徴は第
２図、第６図のスペア横列カウンター５４に図示しであ
る。スペア横列カウンターのカウンテングモジュール９
６は、端子Ｄｏ、ＤＩ、Ｄ２にデータを供給することに
よって、冗長横列の数まで予め負荷がかけられている。

この開始時の値はクロック端子９８に加えられるパルス
で減少される。カウンターの種々の段階の出力は端子Ｑ
ＯｔＱ１．Ｑ２からスペアカウンターデジタルアナログ
変換器６８（第５図）へと、更に同様に、その出力端子
１００が打消されたＯＲゲート１０２に接続されている
ワイアＯＲ回路９７へと接続されている。ゲート１０２
の第２の入力はクロック端子９８に接続されている。モ
ジュール９６の全ゆる段階が零を含むときは、端子１０
０での信号は０である。もし、端子９８でクロツクパル
スが低下し、予備横列を再度必要とするならば、打消さ
れたＯＲゲート１０２の出力は上昇する。これは未熟信
号であって、テストを終了奉萎≠は、最高度の洗練をも
ってする。ポストテストデータ処理をもってしても修理
し得ない多くの欠陥を有する。従ってそのセルのテスト
においてはそのような絶望的状況に特に気をつけ、仮に
修理指示が不能ということが明らかとなったときにはテ
ストを中止する。こういうことは、バッファーによって
検知された欠陥の数が、冗長横列及び冗長縦列の数によ
って修理され得る最大限の数を越えるときに生起する。

例えば、仮に冗長横列と縦列の二つとも当初修理可能状
態にあるとするならば、装置は、横列／縦列キャッチバ
ッファーポインターが８となったとき及びその後、更に
もう１つの記載さるべき欠陥が検知されたとき本装置の
テストに失敗するであろう。テスト不成功との信号なし
にバッファーポインターの最大深さが式ＴＦｔ＝Ｎ（ｓ
ｎ、＋ｓｃ）で決定される。式中。

ＴＥ−バッファーで検知された欠陥の数Ｎ　−冗長横列
の初期可能数又は冗長縦列の初期可能数。どちらか大き
い方。

ＳＲ＝冗長横列の初期可能数 ＳＯ＝冗長縦列の初期可能数 実施例において、この不成功信号は横列／縦列ポインタ
ー４０と関連した。第７図に示した打消されたＯＲゲー
ト１０５によって出される。バッファー内のアドレス数
が８のとき、ポインター４０の最終段階には８カウント
の信号が含まれ、引続きＯＲゲート１０７に生じる信号
がバッファー内にデーターを書き込めとの指令とともに
、ゲート１０５に不成功信号を発信させる。

本装置のテストの終了時に欠陥セルの全てが自動割り当
てを受けない場合には、実際のタイムテストのアルゴリ
ズムは完全な修理指示を発したことにはならない。自動
割り当て後、欠陥横列レジスター２８は、修理に役立つ
スペア縦列の数よりも多くの欠陥を有する横列のアドレ
スを保有している。若し実際のテスト時間中に本装置は
修理不能との決定的証拠がない場合。

テストデータのポストテスト処理が要請される。

若し、全ての欠陥セルが自動割り当てによって処理済で
あれば、ポストデータ処理は不要である。

欠陥横列レジスタ２８及び欠陥縦列レジスタ５０（及び
予備カウンタ５２，５４）の内容に関する情報は、実時
間試験後、外部バスを通じてパターン発生器４５に入れ
られる。捕獲回路２６の状態に関する情報がパターン発
生器に戻されると、欠陥横列レジスタのそれぞれの位置
に対応する記憶段は中止状態を表わすビットを含む。

アレイのすべての中止状態ビットが１であれば。

それはそのアレイが、修理不能のためり、ＵＴ試験を中
止せざるを得なかった原因であるということを表わす。

このことは品質管理分析にあたり役立つものである。

横列キャッチバッファー３２の内容に関する情報は外部
バス５１を通じてパターン発生器４５に入れられる。

横列キャッチバッファーのそれぞれのアドレス位置は、
対応する縦列キャッチバッファーのアドレス位置と状態
ビットを共有する。もしく横列キャッチバッファーに記
憶された）横列座標か（縦列キャッチバッファーに記憶
された）対応する縦列座標のいずれかが自動割り当てに
関与すると、その共通の状態ビットはゼロに設定される
。これによりパターン発生器４５は。

ＤＵＴが修理命令を完全に明示するためポスト試験デー
タ処理を必要とするか否か実時間試験のおわりに素早く
決定することができる。

ポスト試験データ処理のために必要とされる時間は、一
般に行われているビット・マツピング（ｂｉｔ　ｍａｐ
ｐｉｎｇ）のような従来の技術を用いた場合に較べてか
なり短い。それというのも、多くのアレイ中の欠陥セル
位置のいくらかは実時間に処理され、その結果ポスト試
験データ処理時にはずっと少ない位置が処理すべきもの
として残ることとなるからである。

高速度冗長プロセッサーと関連づけられた補助ボタ３ｒ
生器４５（第８図）はＸ下限、Ｘ上限、Ｙ下限及びＸ上
限レジスタと呼ばれる限界レジスタを含む。パターン発
生器４５が、アレイのＸ及びＹ下限に等しいかあるいは
より大きい、またそのアレイのＸ及びＸ上限に等しいか
あるいはより小さいアドレスを出力すると、対応する捕
獲回路２６は障害データを実時間試験中に捕獲すること
ができる。限界レジスタ値（瓜実時間試験開始前に外部
バス５１を通じてパターン発生器４５に入れることがで
きる。

キャッチ・バッファー及び欠陥レジスタに入力すべく意
図されたアドレスデータは、導線４２　、４４を通じて
、第８図にブロック「遅延」として示したアドレス遅延
レジスタ４６からこれらに入る。アドレス遅延レジスタ
は、アドレスデータ発生器４８（第８図）により出力さ
れるアドレスの転送を、少なくともそのアドレスのセル
の試験の結果障害があるか否か決定するまで遅らせる。

アドレスデータ発生器４８は。

アレイのすべてのセルが試験されるまで、試験すべきア
レイの第１のセル、第２のセル、その他のセルのアドレ
スを示す、プログラム可能な回路である。

パターン発生器は、高速度冗長プロセッサーと通信する
ために使用される１セツトの命令を形成するため、アド
レスパイプラインの最少有意５ビツトと共に「割り当て
指令」と呼ばれる包括的な復号を用いる。このセットは
以下の命令を含む。

読み取りのみ命令：Ｘ下限、Ｘ上限、Ｙ下限。

Ｘ上限、Ｘキャッチバッファーデータ、Ｘ欠陥レジスタ
データ、Ｙキャッチバッファーデータ。

Ｙ破損レジスタデータ、予備横列カウンタ、予備縦列カ
ウンタ。

指令命令：Ｘ値を割り当てよ、Ｙ値を割り当てよ、状態
を感知せよ、ポイントをゼロにせよ。

アレイを元に戻せ、１を割り当てよ。

同時試験可能化命令ニアレイ０を可能化せよ。

アレイ１を可能化せよ、・・・・・・アレイ１５を可能
化せよ。

同時試験が完了するとパターン発生器４５は。

回路２６のような捕獲回路のキャッチバッファー、欠陥
素子レジスタ及びスペア素子カウンタレジスタを読み取
る。そしてパターン発生器は。

アレイがポスト試験データ処理を必要とするか否かさし
示すために状態感知指命を使用する。

状態信号が０であるとき、それは−回路のキャッチバッ
ファー位置のすべてが自動割り当てに関与し、そのアレ
イに関してはさらにデータ処理する必要がないことを示
す。パターン発生器は、現在のところ可能化されたアレ
イのための手続が完了したこととなるので次の記憶位置
に進む。

状態が１でｉｃ）るとき、それはアレイがポストテスト
データ処理を必要とすることを示し、プログラムは、そ
れを実行するため飛越しフィールドにより明示された位
置にまで飛越す。このように１条件付き分岐を必要とす
るパターン発生器指令フィールドの唯一の指令は状態感
知指◆である。割り当て指令１７　（ａ）はＮＯＰ型の
命令のように行動する。すなわち、状態を感知した結果
がポストテストデータ処理をめない限り次番号のアレイ
を試験するため前進する。

「Ｘ値を割り当てよ」という指令は欠陥横列レジスタ中
に横列アドレスを書き込むのに使用される。この指令は
、パターン発生器により。

ポストテストデータ処理アルゴリズムを処理している時
に発生させられ、欠陥横列が検知される。対応する「Ｙ
値を割り当てよ」との指令は欠陥縦列レジスタに関して
使用される。

複数のアレイを同時に試験することが可能だとはいえ、
パターン発生器と通信している時には、　−１娼アレイ
可能化指令により選ばれた。

ただ一つのアレイの捕獲回路が可能化される。

このことは、限界レジスタにより制御されるところの欠
陥座標の捕獲に影響することはない。

アレイ０から１５の可能化指命は、「割り当てられたＸ
」あるいは「割り当てられたＹ」指令が実行されている
時にオーバーライドされ、共有が可能化される。

捕獲回路２６がアドレスをアドレス遅延レジスタ４６か
らそのレジスタのいずれかに受入れるようにするために
は以下の条件が満たされなければならない。

１、　アドレス遅延レジスタ４６によシ提供される欠陥
アドレスは、特別な捕獲回路２６のために確立されたス
タート及びストップ位相限界の間に位置しなければなら
ない。

２、ＤＵＴはこのアドレスで試験をするとすぐに欠陥を
現わさなければならない。また、捕獲回路は欠陥セルに
のみ関連するものである。

五　アドレスデータ発生器４８は、ＤＵＴ中に欠陥のあ
ることを示す信号が現われた時には読み取シサイクルを
行なっていなければならない。

プレイごとに２つの冗長横列と２つの冗長縦列とを有す
るＤＵＴアレイに関して、本発明装置の作動例を以下に
記す。処理されるこの特定の本装置は、第５図に示す欠
陥ノくターンをつくり出す。

欠陥レジスタ２Ｂ、５０及びキャッチノくツファーレジ
スタ５２．５４を元に復する。横列及び縦列予備カウン
タ５２．５４に２の数を負荷する。

横列の構成要素はＸ座標であシ、縦列の構成要素はＹ座
標である。プレイの走査方向は重要ではない。テストパ
ターンをＸ＝０、Ｙ＝０のアドレスのところから開始し
、次に単位段階ずつその最大アレイアドレスに至る増分
Ｘ１次に１だけの増分Ｙ１そして再度０からその最大限
に至る増分Ｘ１その他へと進もう。

最初に出合う欠陥セルアドレスはＸ＝３、Ｙ＝０である
。これらの座標が遅延レジスタ４６から欠陥横列レジス
タ２Ｂ、３０及びキャッチバッファーレジスタ３２．３
４に提供される時には、これらの座標が上記レジスタの
いかなる位置の内容とも一致しないことが分るだろう。

それというのも、すべての位置は１という明瞭な値を含
むからである。Ｘ＝５は横列キャッチバッファー６２の
第１の位置に書き込まれ、Ｙ＝０は縦列キャッチバッフ
ァー３４に書き込まれる。

横列／縦列指示回路４０の共通の指針はそれから横列及
び縦列キャッチバッファーの次の位置を可能化するため
に一段階移される。

最初の欠陥セルの座標は欠陥レジスタ２８．３０に書き
込まれない。なぜなら、座標Ｘ＝Ｓも座標Ｙ＝０もどち
らも欠陥セルにより、相対する冗長素子の残りの数以上
に提供されていないからである。残余の相対する冗長素
子の数を以下相対絶対値と呼ぶ。横列キャッチバッファ
ー５２の相対絶対値は予備縦列カウンタ５２の内容であ
るが、それは本実施例においてはまだ初期の値である。

最初の欠陥セル１０６は第３図に示されている。

アドレスデータ発生器４Ｂは、連続的にアドレスを発生
させることにより、第６図の縦列Ｙ＝０を上から下に沿
ってセルからセルへと試験を進める。

テストパターンの過程で次に出合う欠陥セル１０８は、
座標Ｘ＝ｓ、Ｙ＝０を有する０もしどちらかの相対絶対
値が越されれば、Ｘ及びＹ座標の両方ともＯＲゲート８
６．８８及び９０の作用により妨害されて、それぞれの
キャッチバッファーに書き込まれないこととなる。この
ことは、どちらの相対絶対値も越されていないのでまだ
本実施例においては現われない。Ｘ＝５は横列キャッチ
バッファー５２に書き込まれ、Ｙ＝０は縦列キャッチバ
ッファー３４に書き込まれる。

横列／縦列キャッチバッファー指示器４０は第３の位置
に進められる。

次の欠陥セルはＸ＝５、Ｙ＝１のところで発見される。

相対修理及び絶対値は越されないので、Ｘ＝５は横列キ
ャッチバッファーに、Ｙ＝１は縦列キャッチバッファー
に書き込まれ、横列／縦列指示器は１段階進められる。

次の欠陥アドレスはＸ＝５、Ｙ＝１である。

これらの座標もまたそれぞれのキャッチバッファーに書
き込まれ、バッファー指示器は再度進められる。

次の欠陥セルは、テストパターンが座標Ｘ＝６、￥＝２
のところまで進んだ時に発見される（第６図のセル１１
０）。Ｘ＝５は、横列比較増幅器６６により、その相対
絶対値よりも多くの障害を有すると認められる。なぜな
ら、配位された５はすでに横列キャッチバッファー３２
の２の位置にあり、利用できるのは２の残余冗長縦列の
みであるからである。横列比較増幅器６６の伸反転出カ
フ８は高く、そのため自動割り当てが現われる。端末１
１２のところの書き込み可能化信号（第２図）は高くな
り、ＯＲゲート９２は、座標Ｘ＝Ｓを導線４２から欠陥
横列レジスタ２８に入れる下方進行パルスを出力する。

自動割り当ての間中、キャッチバッファー３２．３４は
両方とも、ＯＲゲート８６０作用により、座標Ｘ＝Ｓ及
びＹ＝２を受け入れることを禁じられる。その相対座標
としてＸ＝３を有するすべての縦列キャッチバッファー
位置は、第４図の遮蔽論理回路により未来比較から遮蔽
される。横列キャッチバッファー状態回路の設定の仕方
を説明しなければならない。

第７図に示す回路は、欠陥横列レジスタ２８及び欠陥横
列指示器５６と対応する参照番号を有するが、欠陥縦列
レジスタ３ｏ及び欠陥縦列指示器５８のためには、また
、横列キャッチバッファー３２、縦列キャッチバッファ
ー５４、及び横列及び縦列指示器４０のためには同一の
回路が用いられる。桁送りレジスタポイント５６（第７
図）の出力ＱＯ１Ｑ１　、Ｑ２、Ｑ３のうちの有効な出
力は、第７図において当該出力の下に引かれたそれぞれ
の論理回路の１グループをしてデータを移送することを
可能ならしめる。それぞれの前記グループは、欠陥横列
レジスタ２８の１２ビット記憶位置を含むが、これは交
替横列が自動割り当てされるところの元の欠陥横列のＸ
座標を記憶するために利用できるものである。

線８３０反転出力ＭＯ１Ｍ１、Ｍ２、Ｍ３は欠陥横列レ
ジスタ２８の比較出力であシ、これは横列インバータ８
４（第２図）の否定ワイアード　Ｒに接続されている。

第７図の線図が横列キャッチバッファー６２を表わす場
合には、反転出力ＭＯ，Ｍｌ、Ｍ２、Ｍ３は横列キャッ
チバッファーの比較出方であり、それは横列キャッチバ
ッファー状態レジスタ５５（第２及び第４図）に、また
横列キャッチバッファーディジタル−アナログ変換器５
６（第２及び第５図）に接続されている。比較出力８３
のうちの特定の比較出力ＭＯは、導線４２のところで欠
陥横列レジスタ２８に提供される、アドレスのＸ座標が
、欠陥横列レジスタ２８の第１位置に記憶されるＸ座標
と調和するか否かに関し指示を与える。同様に、その他
のそれぞれの比較出力Ｍｌ等も、提供された新しいデー
タ（横列数）が欠陥横列レジスタ２８の第２、第５等の
位置に記憶された横列データと調和するか否汐指示する
。

第３図の実施例について続けると、予備横列カウンタ５
４は２から１に減じられる。縦列キャッチバッファー３
４はその結果として、カウント比較のため１の相対絶対
値を有する。欠陥横列指示器５６は１段階前進する。

次の欠陥はＸ＝５、Ｙ＝２のところで探知される（第５
図、セル１１４）。）（＝５は、元の横列Ｘ＝５の欠陥
数が相対絶対値を越えるので欠陥横列レジスタ２８中に
自動割シ当てされる。

キャッチバッファー３２．３４は両方とも新しい欠陥ア
ドレスを記憶することを禁じられる。予備横列カウンタ
５４は１から０に減じられる。

横列自動割シ当てを追加的に行おうとしても予備横列カ
ウンタ５４から中止信号が発せられることとなる。その
相対座標としてＸ＝５を有する嵯撚キャッチバッファー
３０のすべての位置は未来比較から遮蔽される。

次に欠陥は座標Ｘ＝５、Ｙ＝３のところで出会う。Ｘ＝
３はすでに欠陥横列レジスタ２８中にあるだめ、横列イ
ンバータ８４は高い出力を有し、キャッチバッファー５
２．５４のいずれも及び欠陥レジスタ２８．３０のいず
れも新しい欠陥座標を受け入れることを禁じられる。い
かなる座標も、すでに自動割シ当てされたものであると
認められた場合には、すべての指示器３６．３８．４０
及び書き込みストローブは抑制される（例えば、横列／
縦列指示器４０上のクロック端末及び横列キャッチバッ
ファー５２の反転ＷＳ端末）。

座標Ｘ＝５、Ｙ−５は次の欠陥の位置を与える。ここで
もまた、冗長横列がすでに元の欠陥横列Ｘ＝５と交替す
るため自動割シ当てされているので、横列インバータ８
４の出力は高い。

両方のキャッチバッファー及び両方の欠陥レジスタとも
新しいアドレスを受け入れることを禁じられる。

次の欠陥セルの座標はＸ：０、Ｙ：４である。

予備横列カウンタ５４は０を含むので、縦列キャッチバ
ッファーの相対絶対値は０である。座標Ｙ＝４は欠陥縦
列レジスタ３０の第１位置に自動割り当てされる。キャ
ッチバッファーは両方とも抑制され、予備縦列カウンタ
５２ｉｉ２から１に減じられる。次の７つの欠陥アドレ
スはすべて、自動割シ当てされたばかりのＹ＝４を含む
ので、キャッチバッファー及び欠陥レジスタはアドレス
を受け入れることを禁じられる。

それから２つの欠陥が現われるが、すでに自動割シ当て
された横列を含むので記録されない。

次の欠陥はＸ＝＝０、Ｙ＝＝６のところに現われる。冗
長縦列が欠陥縦列Ｙ＝６を修理するため自動割り当てさ
れる。それというのも、その相対絶対値が０だからであ
る。予備縦列カウンタ５２は１から０に減じる。第５図
の実施例における残余の欠陥セルのすべては、すでに自
動割シ当てされた横列又は縦列上のものであるので、こ
れらのセルのアドレスは記憶されない。

実時間試験の終了時の捕獲アレイ２６の内容は以下のと
おシである。

欠陥横列レジスタ ＬＯＧ、　１　：Ｘ＝３ ＬＯＧ、２：Ｘ＝５ 欠陥縦列レジスタ ＬＯＣ，１：Ｙ＝４ ＬＯＣ，２：Ｙ＝６ 横列キャッチバッファー ＬＯＧ、　１　：Ｘ＝３ ＬＯＧ　、　２　：Ｘ＝５ ＬＯｏ　、５　：Ｘ＝５ ＬＯＣ，４：Ｘ＝５ 縦列キャッチバッファー ＬＯＣ、１：　Ｙ＝Ｑ。

ＬＯＣ，２：Ｙ＝０゜ ＬＯＧ、３：Ｙ＝１゜ ＬＯＣ，４：Ｙ＝１゜ 予備横列カウンタ＝０ 予備縦列カウンタ＝０ つ印は未来比較から遮蔽されたことを示すが、これらの
相対座標社自動割シ当てされたからである。

パターン発生器４５は、ＤＵＴアレイ上を試験が進行す
るルートを発生させるのみでなく、実時間試験の間に本
装置によシ作られ、捕獲回路２６のレジスタに記憶され
た部分的なあるいは完全な照合修理命令を、実時間試験
の終了と同時に受けるものでもある。これらの修理命令
は上に列記したような照合されたデータからなる。

第３図の実施例を続けると、パターン発生器４５は従っ
て捕獲回路２６のレジスタの内容を読み取る用意をする
が、しかしそうする前に中間処置を行う。パターン発生
器４５は、導線４２．４４のところの遅延レジスタ入力
をすべての１に押しやり、模擬自動割り当てを行う。こ
のことによりキャッチバッファー３２．３４の両方のす
べての未占有の位置は、もしあったとしても、状態ワー
ドに影響することができなくなる。すべて１の割り当て
は欠陥レジスタ２８．３０にも、また予備カウンタ５２
．５４にも影響を与えない。

パターン発生器４５が横列及び縦列キャッチバッファー
の状態を読み取ると、本実施例においては、パターン発
生器４５は、キャッチバッファーのすべての占有された
位置番号が欠陥セルの座標を含むという状態指示を受け
る。上記欠陥セルの座標のうちの少なくとも１つは自動
割り当てされている。この状態指示はパターン発生器に
第５図のプレイがポスト試験データ処理を必要としてい
ないということを教える。この実施例におけるＤＵＴの
欠陥パターンはこのようにテストパターンが実施されて
いる時に実時間に完全に処理される。状態指示は第４図
の状態論理回路からマツチ（ｒｒａｔｃｈ　）信号とし
て与えられる。

自動割り当てされていない座標を含む欠陥パターンはマ
ツチされない状態をもたらす結果となるだろう（第４図
）０パタ一ン発生器４５はそのポスト試験データ処理ル
ーチンに分岐し、残った利用可能な修理素子が、キャッ
チバッファー及び欠陥レジスタの内容に基づき、どれか
都合のよい割り当てアルゴリズムを利用して割り当てら
れることとなるだろう。ポスト試験データ処理割り当て
アルゴリズムはこの発明の一部ではないが、上に列記し
た照合された形の試験データの提供はその一部である。

自動割り当てを起こさないという障害パターンの最悪の
ケースとしては、例えば、欠陥セルが一つの７レイの対
角線に配置された障害パターンがある。そのような障害
パターンは、割り当てを完了するため、パターン発生器
による数マイクロセカンドのポスト試験データ処理を必
要とするかもしれない。この発明の好ましい実施態様と
共に用いられたパターン発生器は２５ＭＨ２で作動が可
能なものである。もちろん、ＤＵＴはポスト試験データ
処理の間に修理が不可であることが分るかもしれない。

修理することができ、かつその修理が一方向のみ、すな
わち冗長横列のみ又は冗長予備縦列のみの冗長素子によ
って行うことができるＤＵＴは、常に実時間試験の間に
解決され、ポスト試験データ処理を必要としない。

アレイの欠陥横列（又は縦列）を取り替えるだめの冗長
横列（又は縦列）の自動割り当ては、障害を有するその
アレイと横列（又は縦列）を共有している他のすべての
プレイの欠陥横列（又は縦列）レジスタにもまた書き込
まれる。

典型的なポスト試験データ処理プログラムはまず第１に
、捕獲回路の状態を感知する段階を含むが、これはその
プレイがポスト試験データ７ｆｌ　′ｘＨ１’Ａ　／Ｌ
＋　ｌ　−ｒｓ　Ｊ　−ｒｌ　ＷＦ＋　＋−５’ｔ　」
−＋ｅ−ニー　Ｊ−ＭＩ　＆　−１−Ｉ　Ｌめである。

もし必要とするなら、座標の未処理の値はＸ及びＹキャ
ッチバッファー５２．５４からスクラッチパッドメモリ
５０の第１と第２のバンクにそれぞれ読み取られる。次
に第１バンクを探索して反復、すなわち、まだ利用でき
る冗長縦列数より頻繁なＸ座標の現われがないか捜す。

もしそのような過度に反復された座標が存在するなら、
横列の割り当てがその修理のために行われる。

第２バンクを次に探索して、まだ利用できる冗長横列数
よりも多くの回数現われるＹ座標がないか捜す。もしそ
のようなＹ座標が発見されたら、冗長縦列が対応する欠
陥セルの修理のため割り当てられる。

それぞれの上記探索及び割り当て決定の後、Ｘ及びＹキ
ャッチバッファーからの残りの未処理座標はスクラッチ
パッドメモリの第１と第２のバンクに入れられる。もし
そのような反復が現われなければ、データを試験して、
残っている過誤の総数が残っている冗長横列及び冗長縦
列の合計よりも小さいのか否か、又は残っている冗長縦
列の数がゼロなのか、若しくは残っている冗長横列の数
がゼロなのかを確かめる。もしその結果がイエスである
ならば、横列又は縦列は、残っている欠陥の総数がゼロ
になるまで容易に座標に割り当てられる。もし前記の試
験の結果がノーであるならば、試みの割り当てが行われ
る。

ポスト試験データ処理プログラムはこの方法で、あるい
は様々な他の方法で、ＤＵＴが修理不能と分るか、又は
その修理のだめの冗長横列及び縦列による完全な割り当
て方法が実施されるまで続けることができる。

【図面の簡単な説明】

第１Ａ図は、ＤＵＴ上における４つの記憶セルアレイの
配置を示し、この４つのプレイのそれぞれには２つの記
憶セル冗長縦列と２つの記憶セル冗長横列とが関連づけ
られている。 第１Ｂ図は、上の２つのアレイが４つの冗長縦列を共有
し、下の２つのアレイが他の４つの冗長縦列を共有する
、４つのアレイを有するＤＵＴを示す。 第１Ｃ図及び第１Ｄ図は他に考えられる多くのＤＵＴ配
列のうちの若干を示すが、第１Ｄ図はアレイのバイト幅
配置である。 第２図は本発明装置の捕獲回路と呼ばれる部分の主要構
成要素を包含する簡略化された論理ブロック図である。 第３図は試験下の一つの記憶セルアレイを示すが、それ
と共に、欠陥であると表示され、アレイを修理するだめ
冗長横列及び縦列と取り替えられるべきいくつかのセル
の横列及び縦列を示す。 第４図は、第２図において「横列キャッチバッファー状
態」というブロックで表われたアレイ状態論理回路と、
自動割り当て比較遮蔽論理回路の簡略化されたブロック
図である。 第５図は、高速度ディジタル−アナログ変換器及び、第
２図にブロックとしてのみ表わされたアナログサマー回
路の概略論理図である。 第６図は、第２図に予備縦列及び予備横列カウンタとし
て現われる、予備カウンタ及び中止論理回路を論理図の
形で示したものである。 第７図は、欠陥レジスタ及びキャツチノ（ツファーに包
含される論理回路を、第２図で示したよりも詳細に示し
たものである。 第８図は、高速度冗長プロセッサと共に作動するアドレ
スデータ発生器及びその他の構成要素を含むパターン発
生器の簡略化されたブロック図である。これらの構成要
素と高速度冗長プロセッサとの関係は簡略化された形で
示しである。 図中、 １０Ａ、１０７３．１０Ｃ，１０１）、１６Ａ、１６Ｂ
、１６Ｃ，１６Ｉ）〜アレイ０ １２Ａ、１２Ｂ、１２Ｃ，１２Ｄ、１８Ａ〜冗長縦列１
４Ａ、１４１３．１４Ｃ，１４Ｄ、２０Ａ、２０Ｂ、２
０Ｃ，２０Ｄ〜冗長横列 ２６Ｂ〜横列 ２ｆｌ−３０〜々陥査梁レジスター ５２．５４〜キヤツチバツフアー ４２〜アドレス ５５〜横列キャッチバッファーステータス回路５７〜縦
列キャッチバッファーステータス回路特許出願人　イー
トンコーボレーシ目ン図面のｉ７Ｉ店（内７１：に変更
なし）ＦＩＧ、ＩＣ 手系完七吟正書 昭和５８年１１月２１１ 特許庁長官　殿　′槙 １、事件の表示　１］ｌ（和５９年特許願第２１０３３
３号２、発明の名称　アレイ装置のテスト並びに修理方
法及びその装置 ３、補正する者 事件どの関係　特許出願人 名称　イートン　コーポレーション ４、代　Ｊψ　人 住所　東京都千代１１１名神田駿河台ｌの６（ほか１名
） ５、補正命令のＩＪ付　「自　発」 ６、補ｊにの対象 図　面

Claims (1)

1. 【特許請求の範囲】 １、　主アレイとスペア素子とを有する修理可能なアレ
   イ装置の、テスト並びにその欠陥と修理の同時指定を行
   う方法において、 ａ）その装置の欠陥のアドレスを特定し。 ｂ）そのアドレスを予め特定した欠陥アドレスと比較し
   。 Ｃ）その比較に応じてテストと同時に、その欠陥にスペ
   ア素子の割り当てを選択的に指定する 工程とを含むことを特徴とするアレイ装置のテスト並び
   に修理方法。 ２、　上記アドレスの特定が主アレイと関連する横列座
   標と縦列座標の特定することで、上記比較が、それぞれ
   の共通座標を特定するために複数の横列座標と複数の縦
   列座標を比較することで、上記選択的指定が上記共通座
   標を合計し、その共通座標の総数を表わす第１の信号を
   発生し、その信号を前記共通座標と対向する座標を表わ
   す第２の信号に比較し、かつ予め指定した態様で第１の
   信号が第２の信号と関連づけられたとき前記共通座標の
   交換のためにスペア素子を割り当てることで、それぞれ
   行われることを特徴とする特許請求の範囲第１項記載の
   方法。 五　前記対向座標が、共通縦列座標に対して未割り当て
   のスペア横列素子を表わし、かつ共通横列座標に対して
   未割り当てのスペア縦列素子を表わすことを特徴とする
   特許請求の範囲第２項記載の方法。 ４　複数の横列並びに縦列座標の比較が、それらの座標
   をキャッチバッファー（５２，１４）と欠陥素子レジス
   ター（２８，１）へ通知し、その座標が予めスペア素子
   を割り当てられていないときキャッチバッファー（３２
   ，３４）にその座標を貯蔵し、その座標が予めスペア素
   子を割り当てられているとき欠陥レジスター（２ｓ、３
   ｏ）へその座標を貯蔵し、その座標がスペア素子を割り
   当てられたとき、その座標を貯蔵から遮蔽し、かつキャ
   ッチバッファー（３２ｊ４）内の座標と関連させてスペ
   ア素子を割り当てるようステータスビットに指示するこ
   とによって行われることを特徴とする特許請求の範囲第
   ２項記載の方法。 ５、　前記比較と指定が割り当て不能のスペア素子の割
   り当てであるときに、アレイ装置のテストの中止と拒絶
   が、第１の信号をスペア素子不能の第２の信号と比較し
   たときに中止が起ることを特徴とする特許請求の範囲第
   ２項記載の方法。 ＆　横列と縦列に配されたセルのテスト時に。 横列と縦列に配した冗長のセルをアレイの欠陥セルの修
   理用に割り当てる装置において。 欠陥セルの場所を示すデータを受けかつ貯蔵する装置（
   ３２，３４）と、 そのデータを受けて、修理を要する欠陥パターンが形成
   されたとき、冗長素子の縦列及び横列のどちらか一方を
   割り当てるべきかへ検知する装置（６６）と、修理用の
   冗長素子を割り当てる装置（２８，３０）とを更に備え
   たことを特徴とする冗長素子割り当て装置。 ２　冗長素子のもう一方のタイプが好ましいことを検知
   する装置（５２、５４）と。 その冗長素子を修理用に割り当てる装置（２８，５０）
   とを備えたことを特徴とする特許請求の範囲第６項記載
   の装置。 ＆　割り当て可能以上の冗長素子の必要を検知したとき
   、アレイの修理の不可能を表示する装置（５２，５４，
   １０５）を備えたことを特徴とする特許請求の範囲第６
   項記載の装置。 ９　キャッチバッファーの受けたデータが式ＴＦｉ＝Ｎ
   （ＳＲ＋ＳＯ）、式中：Ｓ几＝冗長横列の全数。 ＳＯ−冗長縦列の全数、Ｎ＝ＳＲ及びＳＯのうちより大
   きな数、で表わされる数ＴＢより欠陥数が大きいとき、
   修理の不可能を表示する装置（５２，５４）を備えたこ
   とを特徴とする特許請求の範囲第６項記載の装置。 １０、前記データを受けて貯蔵する装置が、横列と縦列
   で示す欠陥場所の貯蔵データに、冗長素子の割り当て前
   に欠陥横列及び縦列を検知して、作用する横列キャッチ
   バッファー（３２）及び縦列キャッチバッファー（３４
   ）と、それぞれ横列及び縦列の冗長素子の自動割り当て
   を示す貯蔵データに作用する欠陥横列レジスター（２８
   ）及び欠陥縦列レジスター（３０）とを更に備え１割り
   当て装置により、横列及び縦列の、夫々の対向より以上
   にそれらの欠陥アドレスを検知したとき、冗長素子が割
   り当てられ欠陥素子レジスター（２Ｂ、　！１０）に貯
   蔵されることを特徴とする特許請求の範囲第６項記載の
   装置。 １１、前記検知装置が、横列キャッチバッファーステー
   タス回路（５５）と縦列キャッチバッファーステータス
   回路（５７）を含む、上記アレイの横列と縦列の自動割
   り当て比較遮蔽用の横列。 縦列アレイステータス論理回路装置（５５，５７）を含
   み、その論理回路装置（５５，５７）が対向して関連す
   る縦列アドレスを複数の貯蔵から遮蔽しかつ対向して関
   連する縦列アドレスを含む横列の自動割り当てに際しレ
   ジスター（６４）を比較するのに作用するとともに、対
   向して関連する横列アドレスを含む縦列の自動割り当て
   に際し対向して関連する横列アドレスを複数の貯蔵から
   遮蔽するのに作用することを特徴とする特許請求の範囲
   第６項記載の装置。