JPS6097620A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS6097620A JPS6097620A JP58206543A JP20654383A JPS6097620A JP S6097620 A JPS6097620 A JP S6097620A JP 58206543 A JP58206543 A JP 58206543A JP 20654383 A JP20654383 A JP 20654383A JP S6097620 A JPS6097620 A JP S6097620A
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- JP
- Japan
- Prior art keywords
- layer
- dummy pattern
- electrode
- etching
- etched
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- Granted
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P95/00—Generic processes or apparatus for manufacture or treatments not covered by the other groups of this subclass
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- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Weting (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の技術分野］
この発明は、半導体基板上に多層に形成された電極を有
する半導体装置の製造方法に関するものである。
する半導体装置の製造方法に関するものである。
［従来技術］
一般に、ダイオード、トランジスタ、電界効果トランジ
スタなどの半導体装置を製造するに際しては、多くの写
真製版工程や化学処理工程があり、マスク合わせ用のマ
ーカパターンやモニタパターンなどの半導体装置の電気
的動作には関係ない各種のダミーパターンが必要である
。
スタなどの半導体装置を製造するに際しては、多くの写
真製版工程や化学処理工程があり、マスク合わせ用のマ
ーカパターンやモニタパターンなどの半導体装置の電気
的動作には関係ない各種のダミーパターンが必要である
。
第１図はＧａＡｓショットキーバリアゲート型電界効果
トランジスタ（以下、ＧａＡｓ５ＢＦＥＴと称す。）の
チップ（１）の平面図で、（２）は半導体基板、（３）
はゲート電極、（４）はソース電極、（５）はドレイン
電極、（６）はポンディング用電極、（７）はマスク合
わせ用マーカパターンなどのダミーパターンである。こ
のダミーパターン（７）は、ゲート電極（３）に対して
ソース電極（４）、ドレイン電極（５）、ポンディング
用電極（６）をそれぞれの位置に設定したり、各電極形
成時の千−タパターンとなるもので、各電極と同一の金
属で半導体基板（２）上に形成される。
トランジスタ（以下、ＧａＡｓ５ＢＦＥＴと称す。）の
チップ（１）の平面図で、（２）は半導体基板、（３）
はゲート電極、（４）はソース電極、（５）はドレイン
電極、（６）はポンディング用電極、（７）はマスク合
わせ用マーカパターンなどのダミーパターンである。こ
のダミーパターン（７）は、ゲート電極（３）に対して
ソース電極（４）、ドレイン電極（５）、ポンディング
用電極（６）をそれぞれの位置に設定したり、各電極形
成時の千−タパターンとなるもので、各電極と同一の金
属で半導体基板（２）上に形成される。
第２図は上記チップ（１）をパッケージ（８）にタイホ
ンディングし、リード（９）と各電極とをワイヤ（１０
）を用いて接続した状態を示している。
ンディングし、リード（９）と各電極とをワイヤ（１０
）を用いて接続した状態を示している。
ところで、上記ダミーパターン（７）は電極（３）、（
４）、（５）’、（６）と同一材料であって導電性を有
するため、ワイヤ（１０）が−ダミーパターン（７）の
上に位置したり、時には接触したりして、静電容量が増
加して高周波特性を低下させたり、ソース電極（４）と
ドレイン電極（５）との間に不要な帰還がかかつて発振
するなどの不都合が生じる。とくに、超高周波帯で用い
る半導体装置においては、そのチップサイズが０．２５
〜０．４ｍｍと非常に小さいため、電極パターンがチッ
プ（１）の上に密集し、ワイヤ（ｌＯ）とダミーパター
ン（７）が接触したりする機会が多くなる。
４）、（５）’、（６）と同一材料であって導電性を有
するため、ワイヤ（１０）が−ダミーパターン（７）の
上に位置したり、時には接触したりして、静電容量が増
加して高周波特性を低下させたり、ソース電極（４）と
ドレイン電極（５）との間に不要な帰還がかかつて発振
するなどの不都合が生じる。とくに、超高周波帯で用い
る半導体装置においては、そのチップサイズが０．２５
〜０．４ｍｍと非常に小さいため、電極パターンがチッ
プ（１）の上に密集し、ワイヤ（ｌＯ）とダミーパター
ン（７）が接触したりする機会が多くなる。
なお、このような不都合を防止する方法として、チップ
サイズを大きくして各電極からダミーパターン（７）を
離間させて形成し、ワイヤ（ｌＯ）がダミーパターン（
７）の近傍を通らないようにしたり、ダミーパターン（
７）自体を小さくすることなどが考えられる。しかし、
前者ではチップサイズを大きくするため、１枚のウェハ
から製造できるチップ数が減少し、また後者ではマスク
合わせの作業や検査工程の作業性が悪くなる欠点がある
。
サイズを大きくして各電極からダミーパターン（７）を
離間させて形成し、ワイヤ（ｌＯ）がダミーパターン（
７）の近傍を通らないようにしたり、ダミーパターン（
７）自体を小さくすることなどが考えられる。しかし、
前者ではチップサイズを大きくするため、１枚のウェハ
から製造できるチップ数が減少し、また後者ではマスク
合わせの作業や検査工程の作業性が悪くなる欠点がある
。
また、他方では各電極の形成がすべて完了したのちに、
第３図（ａ）のようにレジス）（１１）を用いて写真製
版を行ない、第３図（ｂ）のようにダミーパターン（７
）のみをエツチングなどにより除去する方法が提案され
ている。しかし、超高周波帯で用いられるＧａＡｓ５Ｂ
ＦＥＴは、ゲート電極（３）を形成したのちに、ソース
電極（４）、ドレイン電極（５）、ポンディング用電極
（６）を形成し、ゲート電極（３）を形成する金属材料
としては、通常Ａｎ、ソース電極（４）およびトレイン
電極（５）としては、ＡｕＧｅ・Ｎｉ＊ＡｕもしくはＡ
ｕＧｅａＰｔ−Ａｕ、ポンディング用電極（６）として
は、Ｃｒ・ＭＯ・Ａｕ、Ｔｉ５ＰｔａＡｕもしくはＴ
ｉ ＊ Ｗ ＊ Ａ ｕなとの多層の金属が用いられて
いる。したがって、ダミーパターン（７）は、たとえば
ゲート電極（３）にＡ文、ソース電極（４）およびドレ
イン電極（５）にＡｕＧｅ＠Ｐｔ＊Ａｕ、またポンディ
ング用電極（６）にＣｒｅＭｏゆＡｕをそれぞれ用いた
場合、これらすべての金属が重なり合うために、：ｔＳ
４図のように非常に複雑な多層膜となる。なお、第４図
において、（１２）はＡｎ、（１３）はＡｕＧｅ、（１
４）はｐｔ、（１５）はＡｕ、（１６）はＣｒ、（１７
）はＭｏ、（１８）はＡｕの各層を示す。
第３図（ａ）のようにレジス）（１１）を用いて写真製
版を行ない、第３図（ｂ）のようにダミーパターン（７
）のみをエツチングなどにより除去する方法が提案され
ている。しかし、超高周波帯で用いられるＧａＡｓ５Ｂ
ＦＥＴは、ゲート電極（３）を形成したのちに、ソース
電極（４）、ドレイン電極（５）、ポンディング用電極
（６）を形成し、ゲート電極（３）を形成する金属材料
としては、通常Ａｎ、ソース電極（４）およびトレイン
電極（５）としては、ＡｕＧｅ・Ｎｉ＊ＡｕもしくはＡ
ｕＧｅａＰｔ−Ａｕ、ポンディング用電極（６）として
は、Ｃｒ・ＭＯ・Ａｕ、Ｔｉ５ＰｔａＡｕもしくはＴ
ｉ ＊ Ｗ ＊ Ａ ｕなとの多層の金属が用いられて
いる。したがって、ダミーパターン（７）は、たとえば
ゲート電極（３）にＡ文、ソース電極（４）およびドレ
イン電極（５）にＡｕＧｅ＠Ｐｔ＊Ａｕ、またポンディ
ング用電極（６）にＣｒｅＭｏゆＡｕをそれぞれ用いた
場合、これらすべての金属が重なり合うために、：ｔＳ
４図のように非常に複雑な多層膜となる。なお、第４図
において、（１２）はＡｎ、（１３）はＡｕＧｅ、（１
４）はｐｔ、（１５）はＡｕ、（１６）はＣｒ、（１７
）はＭｏ、（１８）はＡｕの各層を示す。
この多層膜を最上部のＡｕ層（１８）から順次エツチン
グするわけであるが、ＧａＡｓ５ＢＦＥＴの製造工程で
は、各種の熱処理工程があり、ダミーパターン（７）の
多層膜中の金属が相互に反１心して合金化しているため
、再現性良くエツチングできなかったり、一般にエツチ
ングしにくいとされているＰｔやＭｏなどの高融点金属
を用いているため、これらをエツチングしようとすれば
。
グするわけであるが、ＧａＡｓ５ＢＦＥＴの製造工程で
は、各種の熱処理工程があり、ダミーパターン（７）の
多層膜中の金属が相互に反１心して合金化しているため
、再現性良くエツチングできなかったり、一般にエツチ
ングしにくいとされているＰｔやＭｏなどの高融点金属
を用いているため、これらをエツチングしようとすれば
。
ＨＦやＨＦとＨＮＯ３の混合液などを用いる必要があり
、これらを用いると、周辺のレジスト（１１）が劣化し
て、たとえばゲート電極（３）の部分に浸透して特性を
劣化させるなどの新たな不都合を生じてい°た。
、これらを用いると、周辺のレジスト（１１）が劣化し
て、たとえばゲート電極（３）の部分に浸透して特性を
劣化させるなどの新たな不都合を生じてい°た。
［発明の概要］
この発明は上記従来の欠点を解消するためになされたも
ので、ダミーパターンを再現性良く除去でき、しかも特
性の劣化などの生じない半導体装置の製造方法を提供す
ることを目的とする。
ので、ダミーパターンを再現性良く除去でき、しかも特
性の劣化などの生じない半導体装置の製造方法を提供す
ることを目的とする。
［発明の実施例］
以下、この発明の実施例を図面にしたがって説明する。
第５図はこの発明の実施例における半導体装ｌのダミー
パターン（７ａ）を示した閲であり、最下層のＡ立居（
１２ａ）が他の金属層（１３ａ）〜（１８ａ）より面積
が大きく形成されるところに特徴がある。なお、（１３
ａ）〜（１８ａ）はそれぞれ第４図の（１３）〜（１８
）と同じ金属材料を示す。
パターン（７ａ）を示した閲であり、最下層のＡ立居（
１２ａ）が他の金属層（１３ａ）〜（１８ａ）より面積
が大きく形成されるところに特徴がある。なお、（１３
ａ）〜（１８ａ）はそれぞれ第４図の（１３）〜（１８
）と同じ金属材料を示す。
このように形成したのち、従来と同じ技術を川りて写真
製版を行なう。このとき、第６図（ａ）のように、写真
製版のレジスト（ｌｌａ）をダミーパターン（７ａ）の
最下層のＡｕ層（１２ａ）より少し大きくパターニング
する。つぎに、第６（Δ（ｂ）のようにＡｉのエツチン
グ液で、Ａｕ層（１２ａ）をエツチングする。Ａｕ層（
１２ａ）がすべてエツチングされると、第６図（Ｃ）の
ようにその他の金属層（１３ａ）〜（１８ａ）はすべて
リフトオフされ、半導体基板（２）の上から完全に除去
される。ここで、ＡＪＩは最もエツチングしやすい金属
であって、ＨＣＩなどの一般の酸で容易にエツチングで
きるため、従来のように高融点金属をエツチングするた
めのＨＦやＨＦとＨ、Ｎ Ｏ３の混合液などを用いる必
要がなく、レジストの劣化による浸透などの不都合は全
く生しない。
製版を行なう。このとき、第６図（ａ）のように、写真
製版のレジスト（ｌｌａ）をダミーパターン（７ａ）の
最下層のＡｕ層（１２ａ）より少し大きくパターニング
する。つぎに、第６（Δ（ｂ）のようにＡｉのエツチン
グ液で、Ａｕ層（１２ａ）をエツチングする。Ａｕ層（
１２ａ）がすべてエツチングされると、第６図（Ｃ）の
ようにその他の金属層（１３ａ）〜（１８ａ）はすべて
リフトオフされ、半導体基板（２）の上から完全に除去
される。ここで、ＡＪＩは最もエツチングしやすい金属
であって、ＨＣＩなどの一般の酸で容易にエツチングで
きるため、従来のように高融点金属をエツチングするた
めのＨＦやＨＦとＨ、Ｎ Ｏ３の混合液などを用いる必
要がなく、レジストの劣化による浸透などの不都合は全
く生しない。
なお、上記実施例では、ダミーパターン（７ａ）の除去
にレジストを用いたが、各種の酸化ｎりやチッ化膜を用
いてもよい・ また、上記実施例ではタミーツメターン（７ａ）がすべ
て金属膜から構成されていたが、金属層と絶縁膜からな
るものであってもよい。さらに、最下層はＡ文具外のた
とえばＴｉ、５ｉ０２．Ｓｉ３Ｎ４などであってもよい
。
にレジストを用いたが、各種の酸化ｎりやチッ化膜を用
いてもよい・ また、上記実施例ではタミーツメターン（７ａ）がすべ
て金属膜から構成されていたが、金属層と絶縁膜からな
るものであってもよい。さらに、最下層はＡ文具外のた
とえばＴｉ、５ｉ０２．Ｓｉ３Ｎ４などであってもよい
。
［発明の効果］
以上のように、この−発明によれば、ダミーパターンを
除去するにあたって、従来のように最上層から順にエツ
チングするのでなく、最下層をエツチングして他の層を
リフトオフするようにしＩこので、ダミーパターンの除
去を迅速かつ確実に行なうことができるとともに、エツ
チングによる特性の劣化も防止することができる。
除去するにあたって、従来のように最上層から順にエツ
チングするのでなく、最下層をエツチングして他の層を
リフトオフするようにしＩこので、ダミーパターンの除
去を迅速かつ確実に行なうことができるとともに、エツ
チングによる特性の劣化も防止することができる。
第１図はＧａＡｓ５ＢＦＥＴのチップの平面図、第２図
は第１図のチップをパッケージにボンディングした状態
を示す斜視図、第３図（ａ）。 （ｂ）は従来のダミーパターンを除去する工程を示す断
面図、第４図は従来のダミーパターンの断面図、第５図
はこの発明の実施例におけるダミーパターンの断面図、
第６図（ａ）、（ｂ） 。 （Ｃ）はこの発明の実施例におけるダミーパターンを除
去する工程を示す断面図である。 （２）・・・半導体基板、（３）・・・ゲート電極、（
４）・−・ソース電極、（５）・・・ドレイン電極、（
６）・・−ポンディング用電極、（７ａ）・・・ダミー
パターン、（１２ａ） ・・−Ａｕ層、（１３ａ）・・
ｅＡｕＧｅ層、（１４ａ）ａ＊＊ｐｊ層、（１５ａ）ｅ
＊ 、ｐ、ｕ層、（１６）＊＊ａＣｒ層、（１７ａ）
＊＊・Ｍ。 層、（１８ａ）・・−Ａｕ層。 なお、１図中同一符号は同一または相当部分を示す。 代理人 大岩増雄 手続補正書（自発） 昭和タ２年タ月ｌλ日 ２、発明の名称 半導体装置の製造方法 ３、補正をする者 代表者片山仁へ部 明細書の「発明の詳細な説明」の欄。 ６、補正の内容 （１）明細書をつぎのとおり訂正する。
は第１図のチップをパッケージにボンディングした状態
を示す斜視図、第３図（ａ）。 （ｂ）は従来のダミーパターンを除去する工程を示す断
面図、第４図は従来のダミーパターンの断面図、第５図
はこの発明の実施例におけるダミーパターンの断面図、
第６図（ａ）、（ｂ） 。 （Ｃ）はこの発明の実施例におけるダミーパターンを除
去する工程を示す断面図である。 （２）・・・半導体基板、（３）・・・ゲート電極、（
４）・−・ソース電極、（５）・・・ドレイン電極、（
６）・・−ポンディング用電極、（７ａ）・・・ダミー
パターン、（１２ａ） ・・−Ａｕ層、（１３ａ）・・
ｅＡｕＧｅ層、（１４ａ）ａ＊＊ｐｊ層、（１５ａ）ｅ
＊ 、ｐ、ｕ層、（１６）＊＊ａＣｒ層、（１７ａ）
＊＊・Ｍ。 層、（１８ａ）・・−Ａｕ層。 なお、１図中同一符号は同一または相当部分を示す。 代理人 大岩増雄 手続補正書（自発） 昭和タ２年タ月ｌλ日 ２、発明の名称 半導体装置の製造方法 ３、補正をする者 代表者片山仁へ部 明細書の「発明の詳細な説明」の欄。 ６、補正の内容 （１）明細書をつぎのとおり訂正する。
Claims (2)
- （１）半導体基板上に金属膜または金属膜と絶縁＋１！
ｌ！とで多層に形成された電極と、上記電極と同時に多
層に形成されたダミーパターンとを配置し、このタミー
パターンの最下層をエツチングすることにより、他の層
をリフトオフして上記ダミーパターンを除去することを
特徴とする半導体装置の製造方法。 - （２）ダミーパターンの最下層の面積が他の層の面積よ
り大きい特許請求の範囲第１項記載の半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58206543A JPS6097620A (ja) | 1983-11-01 | 1983-11-01 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58206543A JPS6097620A (ja) | 1983-11-01 | 1983-11-01 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6097620A true JPS6097620A (ja) | 1985-05-31 |
| JPH0142626B2 JPH0142626B2 (ja) | 1989-09-13 |
Family
ID=16525114
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58206543A Granted JPS6097620A (ja) | 1983-11-01 | 1983-11-01 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6097620A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62141118A (ja) * | 1985-12-09 | 1987-06-24 | Teijin Ltd | ポリエステル繊維の製造方法 |
-
1983
- 1983-11-01 JP JP58206543A patent/JPS6097620A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62141118A (ja) * | 1985-12-09 | 1987-06-24 | Teijin Ltd | ポリエステル繊維の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0142626B2 (ja) | 1989-09-13 |
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