JPH0142626B2 - - Google Patents
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- Publication number
- JPH0142626B2 JPH0142626B2 JP58206543A JP20654383A JPH0142626B2 JP H0142626 B2 JPH0142626 B2 JP H0142626B2 JP 58206543 A JP58206543 A JP 58206543A JP 20654383 A JP20654383 A JP 20654383A JP H0142626 B2 JPH0142626 B2 JP H0142626B2
- Authority
- JP
- Japan
- Prior art keywords
- dummy pattern
- electrode
- layer
- layers
- dummy
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P95/00—Generic processes or apparatus for manufacture or treatments not covered by the other groups of this subclass
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- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Weting (AREA)
Description
【発明の詳細な説明】
［発明の技術分野］
この発明は、半導体基板上に多層に形成された
電極を有する半導体装置の製造方法に関するもの
である。
電極を有する半導体装置の製造方法に関するもの
である。
［従来技術］
一般に、ダイオード、トランジスタ、電界効果
トランジスタなどの半導体装置を製造するに際し
ては、多くの写真製版工程や化学処理工程があ
り、マスク合わせ用のマーカパターンやモニタパ
ターンなどの半導体装置の電気的動作には関係な
い各種のダミーパターンが必要である。
トランジスタなどの半導体装置を製造するに際し
ては、多くの写真製版工程や化学処理工程があ
り、マスク合わせ用のマーカパターンやモニタパ
ターンなどの半導体装置の電気的動作には関係な
い各種のダミーパターンが必要である。
第１図はGaAsシヨツトキーバリアゲート型電
界効果トランジスタ（以下、GaAsSBFETと称
す。）のチツプ１の平面図で、２は半導体基板、
３はゲート電極、４はソース電極、５はドレイン
電極、６はボンデイング用電極、７はマスク合わ
せ用マーカパターンなどのダミーパターンであ
る。このダミーパターン７は、ゲート電極３に対
してソース電極４、ドレイン電極５、ボンデイン
グ用電極６をそれぞれの位置に設定したり、各電
極形成時のモニタパターンとなるもので、各電極
と同一の金属で半導体基板２上に形成される。
界効果トランジスタ（以下、GaAsSBFETと称
す。）のチツプ１の平面図で、２は半導体基板、
３はゲート電極、４はソース電極、５はドレイン
電極、６はボンデイング用電極、７はマスク合わ
せ用マーカパターンなどのダミーパターンであ
る。このダミーパターン７は、ゲート電極３に対
してソース電極４、ドレイン電極５、ボンデイン
グ用電極６をそれぞれの位置に設定したり、各電
極形成時のモニタパターンとなるもので、各電極
と同一の金属で半導体基板２上に形成される。
第２図は上記チツプ１をパツケージ８にダイボ
ンデイングし、リード９と各電極とをワイヤ１０
を用いて接続した状態を示している。
ンデイングし、リード９と各電極とをワイヤ１０
を用いて接続した状態を示している。
ところで、上記ダミーパターン７は電極３，
４，５，６と同一材料であつて導電性を有するた
め、ワイヤ１０がダミーパターン７の上に位置し
たり、時には接触したりして、静電容量が増加し
て高周波特性を低下させたり、ソース電極４とド
レイン電極５との間に不要な帰還がかかつて発振
するなどの不都合が生じる。とくに超高周波帯で
用いる半導体装置においては、そのチツプサイズ
が0.25〜0.4mmと非常に小さいため、電極パター
ンがチツプ１の上に密集し、ワイヤ１０とダミー
パターン７が接触したりする機会が多くなる。
４，５，６と同一材料であつて導電性を有するた
め、ワイヤ１０がダミーパターン７の上に位置し
たり、時には接触したりして、静電容量が増加し
て高周波特性を低下させたり、ソース電極４とド
レイン電極５との間に不要な帰還がかかつて発振
するなどの不都合が生じる。とくに超高周波帯で
用いる半導体装置においては、そのチツプサイズ
が0.25〜0.4mmと非常に小さいため、電極パター
ンがチツプ１の上に密集し、ワイヤ１０とダミー
パターン７が接触したりする機会が多くなる。
なお、このような不都合を防止する方法とし
て、チツプサイズを大きくして各電極からダミー
パターン７を離間させて形成し、ワイヤ１０がダ
ミーパターン７の近傍を通らないようにしたり、
ダミーパターン７自体を小さくすることなどが考
えられる。しかし、前者ではチツプサイズを大き
くするため、１枚のウエハから製造できるチツプ
数が減少し、また後者ではマスク合わせの作業や
検査工程の作業性が悪くなる欠点がある。
て、チツプサイズを大きくして各電極からダミー
パターン７を離間させて形成し、ワイヤ１０がダ
ミーパターン７の近傍を通らないようにしたり、
ダミーパターン７自体を小さくすることなどが考
えられる。しかし、前者ではチツプサイズを大き
くするため、１枚のウエハから製造できるチツプ
数が減少し、また後者ではマスク合わせの作業や
検査工程の作業性が悪くなる欠点がある。
また、他方では各電極の形成がすべて完了した
のちに、第３図ａのようにレジスト１１を用いて
写真製版を行ない、第３図ｂのようにダミーパタ
ーン７のみをエツチングなどにより除去する方法
が提案されている。しかし、超高周波帯で用いら
れるGaAsSBFETは、ゲート電極３を形成した
のちに、ソース電極４、ドレイン電極５、ボンデ
イング用電極６を形成し、ゲート電極３を形成す
る金属材料としては、通常Al、ソース電極４お
よびドレイン電極５としては、AuGe・Ni・Au
もしくはAuGe・Pt・Au、ボンデイング用電極
６としては、Cr・Mo・Au、Ti・Pt・Auもしく
はTi・Ｗ・Auなどの多層の金属が用いられてい
る。したがつて、ダミーパターン７は、たとえば
ゲート電極３にAl、ソース電極４およびドレイ
ン電極５にAuGe・Pt・Au、またボンデイング
用電極６にCr・Mo・Auをそれぞれ用いた場合、
これらすべての金属が重なり合うために、第４図
のように非常に複雑な多層膜となる。なお、第４
図において、１２はAl、１３はAuGe、１４は
Pt、１５はAu、１６はCr、１７はMo、１８は
Auの各層を示す。
のちに、第３図ａのようにレジスト１１を用いて
写真製版を行ない、第３図ｂのようにダミーパタ
ーン７のみをエツチングなどにより除去する方法
が提案されている。しかし、超高周波帯で用いら
れるGaAsSBFETは、ゲート電極３を形成した
のちに、ソース電極４、ドレイン電極５、ボンデ
イング用電極６を形成し、ゲート電極３を形成す
る金属材料としては、通常Al、ソース電極４お
よびドレイン電極５としては、AuGe・Ni・Au
もしくはAuGe・Pt・Au、ボンデイング用電極
６としては、Cr・Mo・Au、Ti・Pt・Auもしく
はTi・Ｗ・Auなどの多層の金属が用いられてい
る。したがつて、ダミーパターン７は、たとえば
ゲート電極３にAl、ソース電極４およびドレイ
ン電極５にAuGe・Pt・Au、またボンデイング
用電極６にCr・Mo・Auをそれぞれ用いた場合、
これらすべての金属が重なり合うために、第４図
のように非常に複雑な多層膜となる。なお、第４
図において、１２はAl、１３はAuGe、１４は
Pt、１５はAu、１６はCr、１７はMo、１８は
Auの各層を示す。
この多層膜を最上部のAu層１８から順次エツ
チングするわけであるが、GaAsSBFETの製造
工程では、各種の熱処理工程があり、ダミーパタ
ーン７の多層膜中の金属が相互に反応して合金化
しているため、再現性良くエツチングできなかつ
たり、一般にエツチングしにくいとされている
PtやMoなどの高融点金属を用いているため、こ
れらをエツチングしようとすれば、HFやHFと
HNO3の混合液などを用いる必要があり、これ
らを用いると、周辺のレジスト１１が劣化して、
たとえばゲート電極３の部分に浸透して特性を劣
化させるなどの新たな不都合を生じていた。
チングするわけであるが、GaAsSBFETの製造
工程では、各種の熱処理工程があり、ダミーパタ
ーン７の多層膜中の金属が相互に反応して合金化
しているため、再現性良くエツチングできなかつ
たり、一般にエツチングしにくいとされている
PtやMoなどの高融点金属を用いているため、こ
れらをエツチングしようとすれば、HFやHFと
HNO3の混合液などを用いる必要があり、これ
らを用いると、周辺のレジスト１１が劣化して、
たとえばゲート電極３の部分に浸透して特性を劣
化させるなどの新たな不都合を生じていた。
［発明の概要］
この発明は上記従来の欠点を解消するためにな
されたもので、ダミーパターンを再現性良く除去
でき、しかも特性の劣化などの生じない半導体装
置の製造方法を提供することを目的とする。
されたもので、ダミーパターンを再現性良く除去
でき、しかも特性の劣化などの生じない半導体装
置の製造方法を提供することを目的とする。
［発明の実施例］
以下、この発明の実施例を図面にしたがつて説
明する。
明する。
第５図はこの発明の実施例における半導体装置
のダミーパターン７ａを示した図であり、最下層
のAl層１２ａが他の金属層１３ａ〜１８ａより
面積が大きく形成されるところに特徴がある。な
お、１３ａ〜１８ａはそれぞれ第４図の１３〜１
８と同じ金属材料を示す。
のダミーパターン７ａを示した図であり、最下層
のAl層１２ａが他の金属層１３ａ〜１８ａより
面積が大きく形成されるところに特徴がある。な
お、１３ａ〜１８ａはそれぞれ第４図の１３〜１
８と同じ金属材料を示す。
このように形成したのち、従来と同じ技術を用
いて写真製版を行なう。このとき、第６図ａのよ
うに写真製版のレジスト１１ａをダミーパターン
７ａの最下層のAl層１２ａより少し大きくパタ
ーニングする。つぎに、第６図ｂのようにAlの
エツチング液で、Al層１２ａをエツチングする。
Al層１２ａがすべてエツチングされると、第６
図ｃのようにその他の金属層１３ａ〜１８ａはす
べてリフトオフされ、半導体基板２の上から完全
に除去される。ここで、Alは最もエツチングし
やすい金属であつて、HClなどの一般の酸で容易
にエツチングできるため、従来のように高融点金
属をエツチングするためのHFやHFとHNO3の
混合液などを用いる必要がなく、レジストの劣化
による浸透などの不都合は全く生じない。
いて写真製版を行なう。このとき、第６図ａのよ
うに写真製版のレジスト１１ａをダミーパターン
７ａの最下層のAl層１２ａより少し大きくパタ
ーニングする。つぎに、第６図ｂのようにAlの
エツチング液で、Al層１２ａをエツチングする。
Al層１２ａがすべてエツチングされると、第６
図ｃのようにその他の金属層１３ａ〜１８ａはす
べてリフトオフされ、半導体基板２の上から完全
に除去される。ここで、Alは最もエツチングし
やすい金属であつて、HClなどの一般の酸で容易
にエツチングできるため、従来のように高融点金
属をエツチングするためのHFやHFとHNO3の
混合液などを用いる必要がなく、レジストの劣化
による浸透などの不都合は全く生じない。
なお、上記実施例では、ダミーパターン７ａ除
去用のパターニングにレジストを用いたが、各種
の酸化膜やチツ化膜を用いてもよい。
去用のパターニングにレジストを用いたが、各種
の酸化膜やチツ化膜を用いてもよい。
また、上記実施例ではダミーパターン７ａがす
べて金属膜から構成されていたが、金属層と絶縁
膜からなるものであつてもよい。さらに、最下層
はAl以外のたとえばTi、SiO2、Si3N4などであ
つてもよい。
べて金属膜から構成されていたが、金属層と絶縁
膜からなるものであつてもよい。さらに、最下層
はAl以外のたとえばTi、SiO2、Si3N4などであ
つてもよい。
［発明の効果］
以上のように、この発明によれば、ダミーパタ
ーンを除去するにあたつて、従来のように最上層
からエツチングするのでなく、最下層をエツチン
グして他の層をリフトオフするようにしたので、
ダミーパターンの除去を迅速かつ確実に行なうこ
とができるとともに、エツチングによる特性の劣
化も防止することができる。
ーンを除去するにあたつて、従来のように最上層
からエツチングするのでなく、最下層をエツチン
グして他の層をリフトオフするようにしたので、
ダミーパターンの除去を迅速かつ確実に行なうこ
とができるとともに、エツチングによる特性の劣
化も防止することができる。
第１図はGaAsSBFETのチツプの平面図、第
２図は第１図のチツプをパツケージにボンデイン
グした状態を示す斜視図、第３図ａ，ｂは従来の
ダミーパターンを除去する工程を示す断面図、第
４図は従来のダミーパターンの断面図、第５図は
この発明の実施例におけるダミーパターンの断面
図、第６図ａ，ｂ，ｃはこの発明の実施例におけ
るダミーパターンを除去する工程を示す断面図で
ある。 ２……半導体基板、３……ゲート電極、４……
ソース電極、５……ドレイン電極、６……ボンデ
イング用電極、７ａ……ダミーパターン、１２ａ
……Al層、１３ａ……AuGe層、１４ａ……Pt
層、１５ａ……Au層、１６……Cr層、１７ａ…
…Mo層、１８ａ……Au層。なお、図中同一符号
は同一または相当部分を示す。
２図は第１図のチツプをパツケージにボンデイン
グした状態を示す斜視図、第３図ａ，ｂは従来の
ダミーパターンを除去する工程を示す断面図、第
４図は従来のダミーパターンの断面図、第５図は
この発明の実施例におけるダミーパターンの断面
図、第６図ａ，ｂ，ｃはこの発明の実施例におけ
るダミーパターンを除去する工程を示す断面図で
ある。 ２……半導体基板、３……ゲート電極、４……
ソース電極、５……ドレイン電極、６……ボンデ
イング用電極、７ａ……ダミーパターン、１２ａ
……Al層、１３ａ……AuGe層、１４ａ……Pt
層、１５ａ……Au層、１６……Cr層、１７ａ…
…Mo層、１８ａ……Au層。なお、図中同一符号
は同一または相当部分を示す。
Claims (1)
- 【特許請求の範囲】 １ 半導体基板上に金属膜または金属膜と絶縁膜
とで多層に形成された電極と、上記電極と同時に
多層に形成されたダミーパターンとを配置し、こ
のダミーパターンの最下層をエツチングすること
により、他の層をリフトオフして上記ダミーパタ
ーンを除去することを特徴とする半導体装置の製
造方法。 ２ ダミーパターンの最下層の面積が他の層の面
積より大きい特許請求の範囲第１項記載の半導体
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58206543A JPS6097620A (ja) | 1983-11-01 | 1983-11-01 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58206543A JPS6097620A (ja) | 1983-11-01 | 1983-11-01 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6097620A JPS6097620A (ja) | 1985-05-31 |
| JPH0142626B2 true JPH0142626B2 (ja) | 1989-09-13 |
Family
ID=16525114
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58206543A Granted JPS6097620A (ja) | 1983-11-01 | 1983-11-01 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6097620A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0759765B2 (ja) * | 1985-12-09 | 1995-06-28 | 帝人株式会社 | ポリエステル繊維の製造方法 |
-
1983
- 1983-11-01 JP JP58206543A patent/JPS6097620A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6097620A (ja) | 1985-05-31 |
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