JPS6097660A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS6097660A JPS6097660A JP58205516A JP20551683A JPS6097660A JP S6097660 A JPS6097660 A JP S6097660A JP 58205516 A JP58205516 A JP 58205516A JP 20551683 A JP20551683 A JP 20551683A JP S6097660 A JPS6097660 A JP S6097660A
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- JP
- Japan
- Prior art keywords
- layer
- resistor
- region
- base
- resistor layer
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- Granted
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D88/00—Three-dimensional [3D] integrated devices
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、半導体装置に関する。
第１図は、抵抗層１，２を有する抵抗層付トランジスタ
３の回路図を示でいる。このような回路は、インバータ
ー、インターフェイス、ドライバーバー等の回路に適用
されている。而して、このような抵抗層付トランジスタ
を有する半導体装置の断面は例えば第２図に示すとうり
であり、その平面図は第３図に示すとうりである。図中
４は、Ｎ形シリコン基板である。シリコン基板４上に【
ま、エピタキシャル層５が形成されている。エピタキシ
ャル層５の所定領域には、ベース領域６が形成され、こ
のベース領域θ内には、所定の拡散深さでエミッタ領域
７が形成されて０る。また、ベース流域６には、これを
貫通する拡散深さでベースコンタクト領域８が形成され
ている。これらの不純物領域６，７．８を含むエピタキ
シャル層５上には、酸化膜９が形成されている。酸化膜
９上には、所定パターンの抵抗層１０が形成されて（Ｘ
る。
３の回路図を示でいる。このような回路は、インバータ
ー、インターフェイス、ドライバーバー等の回路に適用
されている。而して、このような抵抗層付トランジスタ
を有する半導体装置の断面は例えば第２図に示すとうり
であり、その平面図は第３図に示すとうりである。図中
４は、Ｎ形シリコン基板である。シリコン基板４上に【
ま、エピタキシャル層５が形成されている。エピタキシ
ャル層５の所定領域には、ベース領域６が形成され、こ
のベース領域θ内には、所定の拡散深さでエミッタ領域
７が形成されて０る。また、ベース流域６には、これを
貫通する拡散深さでベースコンタクト領域８が形成され
ている。これらの不純物領域６，７．８を含むエピタキ
シャル層５上には、酸化膜９が形成されている。酸化膜
９上には、所定パターンの抵抗層１０が形成されて（Ｘ
る。
酸化ｌ！９には、エミッタ領域７およびベースコンタク
ト領域８に通じるコンタクトホール１２が形成されてい
る。酸化膜９上には、コンタクトホール１２を介してエ
ミッタ領域７、ベースコンタクト領域８に夫々接続する
と共に抵抗層１０に接続する電極１３．１４が形成され
ている。なお、同図中１５は、ベースパッド電極である
。
ト領域８に通じるコンタクトホール１２が形成されてい
る。酸化膜９上には、コンタクトホール１２を介してエ
ミッタ領域７、ベースコンタクト領域８に夫々接続する
と共に抵抗層１０に接続する電極１３．１４が形成され
ている。なお、同図中１５は、ベースパッド電極である
。
而して、このように構成された半導体装置も微細化する
ことが望まれている。このため抵抗層１０のパターンを
縮小する必要がある。そうすると抵抗層１０の長さしを
長くとれない分だけ、抵抗層１０の幅を狭くしなければ
ならい。しかしながら、抵抗層１０の電流容量には限界
があるため抵抗層１０の幅はある程度より狭くできない
。その結果、それ以上に抵抗層１０の抵抗値を高めるに
は、抵抗層１０のシート抵抗Ｒ８を大きくしなければな
らない。しかしながら、素子の中で局部的に小さな抵抗
値の抵抗層１０を必要とする場合には、第４図に示す如
く、抵抗層１０の長さしを、その両端部からエミッタ電
極１３、およびベースパッド電極１５となる金属層を延
出して著しく短くしなければならない。その結果、これ
らの電極１３．１′５をパターニングる際にサイドエッ
チやオーバーエッチ等の現象が起き、所定の値を有する
抵抗層１２を得ることができず、歩留を著しく低下する
問題があった。
ことが望まれている。このため抵抗層１０のパターンを
縮小する必要がある。そうすると抵抗層１０の長さしを
長くとれない分だけ、抵抗層１０の幅を狭くしなければ
ならい。しかしながら、抵抗層１０の電流容量には限界
があるため抵抗層１０の幅はある程度より狭くできない
。その結果、それ以上に抵抗層１０の抵抗値を高めるに
は、抵抗層１０のシート抵抗Ｒ８を大きくしなければな
らない。しかしながら、素子の中で局部的に小さな抵抗
値の抵抗層１０を必要とする場合には、第４図に示す如
く、抵抗層１０の長さしを、その両端部からエミッタ電
極１３、およびベースパッド電極１５となる金属層を延
出して著しく短くしなければならない。その結果、これ
らの電極１３．１′５をパターニングる際にサイドエッ
チやオーバーエッチ等の現象が起き、所定の値を有する
抵抗層１２を得ることができず、歩留を著しく低下する
問題があった。
本発明は、所定の小さい値の抵抗値を有する抵抗層を備
えて集積度の向上を達成した半導体装置を提供すること
をその目的とするものである。
えて集積度の向上を達成した半導体装置を提供すること
をその目的とするものである。
本発明は、素子に接続された抵抗層の近傍に第２抵抗層
を設けたことにより、集積度の向上を達成した半導体装
置である。
を設けたことにより、集積度の向上を達成した半導体装
置である。
第５図は、本発明の一実施例の平面図である。
図中２０は、ベース領域２１を形成した半導体基板であ
る。ベース領域２１には、所“定の拡散深さでエミッタ
領域２２が形成されている。ベース領域２１およびエミ
ッタ領域２２を含む半導体基板２０の表面には、厚さ約
１μｍの酸化膜２３が形成されている。酸化膜２３上に
は、一端部がベース領域２１等で構成された制子に近接
した多結晶シリコンからな４抵抗層２４が略蛇行状に形
成されている。抵抗層２４は、厚つき約３０００乃至５
０００人に設定され、シート抵抗（Ｒｓ）が約１０００
％に設定されている。このシート抵抗Ｒ８の設定は、抵
抗層２４中に例えばボロンイオンを照射条件が加速電圧
４０乃至５ Ｑ、 Ｋ ｅ Ｖ、ドーズ量６乃至８×１
０ｃｆ／Ｌで注入することにより行なわれている。なお
、熱処理は、９００℃の温度で約一時間行なわれている
。また、抵抗層２４のパターニングは、例えばプラズマ
エツチング法により行なわれている。蛇行状の抵抗層２
４の近傍には・、略直線状に第２抵抗層２５が形成され
てト）る。第２抵抗層２５の材質およびシート抵抗の値
は、抵抗層２４と同様に設定されている。また、ベース
領域２１には、ベースコンタクト領域２７が形成さてい
る。
る。ベース領域２１には、所“定の拡散深さでエミッタ
領域２２が形成されている。ベース領域２１およびエミ
ッタ領域２２を含む半導体基板２０の表面には、厚さ約
１μｍの酸化膜２３が形成されている。酸化膜２３上に
は、一端部がベース領域２１等で構成された制子に近接
した多結晶シリコンからな４抵抗層２４が略蛇行状に形
成されている。抵抗層２４は、厚つき約３０００乃至５
０００人に設定され、シート抵抗（Ｒｓ）が約１０００
％に設定されている。このシート抵抗Ｒ８の設定は、抵
抗層２４中に例えばボロンイオンを照射条件が加速電圧
４０乃至５ Ｑ、 Ｋ ｅ Ｖ、ドーズ量６乃至８×１
０ｃｆ／Ｌで注入することにより行なわれている。なお
、熱処理は、９００℃の温度で約一時間行なわれている
。また、抵抗層２４のパターニングは、例えばプラズマ
エツチング法により行なわれている。蛇行状の抵抗層２
４の近傍には・、略直線状に第２抵抗層２５が形成され
てト）る。第２抵抗層２５の材質およびシート抵抗の値
は、抵抗層２４と同様に設定されている。また、ベース
領域２１には、ベースコンタクト領域２７が形成さてい
る。
このように構成された半導体装置３０によれば、第６図
に示す如く、酸化膜２３にエミッタ領域２２およびベー
スコンタクト領域２７に接続するコンタクトホールを開
口した後ち、抵抗層２４および第２抵抗層２５を含む酸
化膜上に例えばアルミニュウムを所定の厚さで堆積する
。次いで、このアルミニュム層に、抵抗層２４および第
２抵抗層２５の所定領域が露出すると共に、エミツータ
領滅２２上には、抵抗層２４および第２抵抗層２５に接
続するエミッタ電極３１が形成され、ベースコンタクト
領域２７上には抵抗層２４に接続し、かつ、抵抗層２４
および第２抵抗層２５０所定領域を覆う接続配線層３２
が形成され、また、抵抗層２４および第２抵抗層２５の
他端部上にベースパッド電極３３を残存するようにパタ
ーニングを施すことができる。つまり、この半導体装置
３０によれば、抵抗層２４と第２抵抗層２５が並設され
ているので、ベースパッド電極３３および接続配線層３
１、エミッタ電極３１の形状を大きくしてエツチング処
理を容易にし、高い精度でパターニングを施すことがで
きる。その結果、サイドエツチング、オーバーエツチン
グの発生を阻止して集積度の向上を達成した半導体装置
を容易に得ることができる。
に示す如く、酸化膜２３にエミッタ領域２２およびベー
スコンタクト領域２７に接続するコンタクトホールを開
口した後ち、抵抗層２４および第２抵抗層２５を含む酸
化膜上に例えばアルミニュウムを所定の厚さで堆積する
。次いで、このアルミニュム層に、抵抗層２４および第
２抵抗層２５の所定領域が露出すると共に、エミツータ
領滅２２上には、抵抗層２４および第２抵抗層２５に接
続するエミッタ電極３１が形成され、ベースコンタクト
領域２７上には抵抗層２４に接続し、かつ、抵抗層２４
および第２抵抗層２５０所定領域を覆う接続配線層３２
が形成され、また、抵抗層２４および第２抵抗層２５の
他端部上にベースパッド電極３３を残存するようにパタ
ーニングを施すことができる。つまり、この半導体装置
３０によれば、抵抗層２４と第２抵抗層２５が並設され
ているので、ベースパッド電極３３および接続配線層３
１、エミッタ電極３１の形状を大きくしてエツチング処
理を容易にし、高い精度でパターニングを施すことがで
きる。その結果、サイドエツチング、オーバーエツチン
グの発生を阻止して集積度の向上を達成した半導体装置
を容易に得ることができる。
以上説明した如く、本発明に係る半導体装置によれば、
所定の小さい抵抗値を有する抵抗層を高い形状精度で形
成して集積度の向上を達成できるものである。
所定の小さい抵抗値を有する抵抗層を高い形状精度で形
成して集積度の向上を達成できるものである。
第１図は、抵抗層付トランジスタの回路図、第２図は、
同回路を有する従′来の半導体装置の断面図、第３図は
、同半導体装置の平面図、第４図は、同半導体装置に抵
抗値の小さい抵抗層を形成した状態を示す平面図、第５
図は、本発明の一実施例の半導体装置の平面図、第６図
は、同半導体装置に抵抗値の小さい抵抗層を形成した状
態を示す平面図でうる。 ２０・・・半導体基板、２１・・・ベース領域、２２・
・・エミッタ領域、２３・・・配化膜、２４・・・抵抗
層、２５・・・第２抵抗層、２７・・・ベースコンタク
ト領域、３０・・・半導体装置、３１・・・エミッタ電
極、３２・・・接続配線層、３３・・・ベースパッド電
極。 出願人代理人 弁理士 鈴江武彦 第１問 第４図 ＷＳ図 ０
同回路を有する従′来の半導体装置の断面図、第３図は
、同半導体装置の平面図、第４図は、同半導体装置に抵
抗値の小さい抵抗層を形成した状態を示す平面図、第５
図は、本発明の一実施例の半導体装置の平面図、第６図
は、同半導体装置に抵抗値の小さい抵抗層を形成した状
態を示す平面図でうる。 ２０・・・半導体基板、２１・・・ベース領域、２２・
・・エミッタ領域、２３・・・配化膜、２４・・・抵抗
層、２５・・・第２抵抗層、２７・・・ベースコンタク
ト領域、３０・・・半導体装置、３１・・・エミッタ電
極、３２・・・接続配線層、３３・・・ベースパッド電
極。 出願人代理人 弁理士 鈴江武彦 第１問 第４図 ＷＳ図 ０
Claims (1)
- 半導体基板の所定領域に形成された複数個の素子と、該
素子に直列に接続する占うに前記半導体基板上に形成さ
れた抵抗層と、該抵抗層の近傍にこれと所定間隔で並設
された第２抵抗層とを具備することを特徴とする半導体
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58205516A JPS6097660A (ja) | 1983-11-01 | 1983-11-01 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58205516A JPS6097660A (ja) | 1983-11-01 | 1983-11-01 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6097660A true JPS6097660A (ja) | 1985-05-31 |
| JPH0557740B2 JPH0557740B2 (ja) | 1993-08-24 |
Family
ID=16508162
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58205516A Granted JPS6097660A (ja) | 1983-11-01 | 1983-11-01 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6097660A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62181470A (ja) * | 1986-02-05 | 1987-08-08 | Toshiba Corp | 抵抗内蔵型トランジスタ |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5046272A (ja) * | 1973-08-29 | 1975-04-24 | ||
| JPS51151572U (ja) * | 1975-05-27 | 1976-12-03 | ||
| JPS5772364A (en) * | 1980-10-24 | 1982-05-06 | Matsushita Electric Ind Co Ltd | Integrated circuit |
-
1983
- 1983-11-01 JP JP58205516A patent/JPS6097660A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5046272A (ja) * | 1973-08-29 | 1975-04-24 | ||
| JPS51151572U (ja) * | 1975-05-27 | 1976-12-03 | ||
| JPS5772364A (en) * | 1980-10-24 | 1982-05-06 | Matsushita Electric Ind Co Ltd | Integrated circuit |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62181470A (ja) * | 1986-02-05 | 1987-08-08 | Toshiba Corp | 抵抗内蔵型トランジスタ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0557740B2 (ja) | 1993-08-24 |
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