JPH0557740B2 - - Google Patents
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- Publication number
- JPH0557740B2 JPH0557740B2 JP58205516A JP20551683A JPH0557740B2 JP H0557740 B2 JPH0557740 B2 JP H0557740B2 JP 58205516 A JP58205516 A JP 58205516A JP 20551683 A JP20551683 A JP 20551683A JP H0557740 B2 JPH0557740 B2 JP H0557740B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- resistance layer
- resistance
- region
- predetermined
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D88/00—Three-dimensional [3D] integrated devices
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Bipolar Integrated Circuits (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、半導体装置に関する。
第１図は、抵抗層１，２を有する抵抗層付トラ
ンジスタ３の回路図を示ている。このような回路
は、インバーター、インターフエイス、ドライバ
ーバー等の回路に適用されている。而して、この
ような抵抗層付トランジスタを有する半導体装置
の断面は例えば第２図に示すとうりであり、その
平面図は第３図に示すとうりである。図中４は、
Ｎ形シリコン基板である。シリコン基板４上に
は、エピキクシヤル層５が形成されている。エピ
タキシヤル層５の所定領域には、ベース領域６が
形成され、このベース領域６内には、所定の拡散
深さでエミツタ領域７が形栄されている。また、
ベース流域６には、これを貫通する拡散深さでベ
ースコンタクト領域８が形成されている。これら
の不純物領域６，７，８を含むエピタキシヤル層
５上には、酸化膜９が形成されている。酸化膜９
上には、所定パターンの抵抗層１０が形成されて
いる。酸化膜９には、エミツタ領域７およびベー
スコンタクト領域８に通じるコンタクトホール１
２が形成されている。酸化膜９上には、コンタク
トホール１２を介してエミツタ領域７、ベースコ
ンタクト領域８に夫々接続すると共に抵抗層１０
に接続する電極１３，１４が形成されている。な
お、同図中１５は、ベースパツド電極である。
ンジスタ３の回路図を示ている。このような回路
は、インバーター、インターフエイス、ドライバ
ーバー等の回路に適用されている。而して、この
ような抵抗層付トランジスタを有する半導体装置
の断面は例えば第２図に示すとうりであり、その
平面図は第３図に示すとうりである。図中４は、
Ｎ形シリコン基板である。シリコン基板４上に
は、エピキクシヤル層５が形成されている。エピ
タキシヤル層５の所定領域には、ベース領域６が
形成され、このベース領域６内には、所定の拡散
深さでエミツタ領域７が形栄されている。また、
ベース流域６には、これを貫通する拡散深さでベ
ースコンタクト領域８が形成されている。これら
の不純物領域６，７，８を含むエピタキシヤル層
５上には、酸化膜９が形成されている。酸化膜９
上には、所定パターンの抵抗層１０が形成されて
いる。酸化膜９には、エミツタ領域７およびベー
スコンタクト領域８に通じるコンタクトホール１
２が形成されている。酸化膜９上には、コンタク
トホール１２を介してエミツタ領域７、ベースコ
ンタクト領域８に夫々接続すると共に抵抗層１０
に接続する電極１３，１４が形成されている。な
お、同図中１５は、ベースパツド電極である。
而して、このように構成された半導体装置も微
細化することが望まれている。このため抵抗層１
０のパターン層を縮小する必要がある。そうする
と抵抗層１０の長さＬを長くとれない分だけ、抵
抗層１０の幅を狭くしなければならい。しかしな
がら、抵抗層１０の電流容量には限界があるため
抵抗層１０の幅はある程度より狭くできない。そ
の結果、それ以上に抵抗層１０の抵抗値を高める
には、抵抗層１０のシート抵抗Rsを大きくしな
ければならない。しかしながら、素子の中で局部
的に小さな抵抗値の抵抗層１０を必要とする場合
には、第４図に示す如く、抵抗層１０の長さＬ
を、その両端部からエミツタ電極１３、およびベ
ースパツド電極１５となる金属層を延出して著し
く短くしなければならない。その結果、これらの
電極１３，１５をパターンニングる際にサンドエ
ツチやオーバーエツチ等の現象が起き、所定の値
を有する抵抗値１２を得ることができず、歩留を
著しく低下する問題があつた。
細化することが望まれている。このため抵抗層１
０のパターン層を縮小する必要がある。そうする
と抵抗層１０の長さＬを長くとれない分だけ、抵
抗層１０の幅を狭くしなければならい。しかしな
がら、抵抗層１０の電流容量には限界があるため
抵抗層１０の幅はある程度より狭くできない。そ
の結果、それ以上に抵抗層１０の抵抗値を高める
には、抵抗層１０のシート抵抗Rsを大きくしな
ければならない。しかしながら、素子の中で局部
的に小さな抵抗値の抵抗層１０を必要とする場合
には、第４図に示す如く、抵抗層１０の長さＬ
を、その両端部からエミツタ電極１３、およびベ
ースパツド電極１５となる金属層を延出して著し
く短くしなければならない。その結果、これらの
電極１３，１５をパターンニングる際にサンドエ
ツチやオーバーエツチ等の現象が起き、所定の値
を有する抵抗値１２を得ることができず、歩留を
著しく低下する問題があつた。
本発明は、所定の小さい値の抵抗値を有する抵
抗層を備えて集積度の向上を達成した半導体装置
を提供することをその目的とするものである。
抗層を備えて集積度の向上を達成した半導体装置
を提供することをその目的とするものである。
本発明は、素子に接続された抵抗層の近傍に第
２抵抗層を設けたことにより配線層のエツチング
精度の影響を軽減させ、集積度の向上を達成した
半導体装置である。
２抵抗層を設けたことにより配線層のエツチング
精度の影響を軽減させ、集積度の向上を達成した
半導体装置である。
第５図は、本発明の一実施例の平面図である。
図中２０は、ベース領域２１を形成した半導体基
板である。ベース領域２１には。所定の拡散深さ
でエミツタ領域２２が形成されている。ベース領
域２１およびエミツタ領域２２を含む半導体基板
２０の表面には、厚さ約1μｍの酸化膜２３が形
成されている。酸化膜２３上には、一端部がベー
ス領域２１等で構成された素子に近接した多結晶
シリコンからなる抵抗層２４が略蛇行状に形成さ
れている。抵抗層２４は、厚つさ約3000乃至5000
Åに設定され、シート抵抗Rsが約1000Ω／□に設
定されている。このシート抵抗Rsの設定は、抵
抗層２４中に例えばボロンイオンを照射条件が加
速電圧40乃至50KeV、ドーズ量６乃至８×1014cm
-2で注入することにより行なわれている。なお、
熱処理は、900℃の温度で約一時間行なわれてい
る。また、抵抗層２４のパターニングは、例えば
プラズマエツチング法により行なわれている。蛇
行状の抵抗層２４の近傍には、略直線状に第２抵
抗層２５が形成されている。第２抵抗層２５の材
質およびシート抵抗の値は、抵抗層２４と同様に
設定されている。また、ベース領域２１には、ベ
ースコンタクト領域２７が形成さている。
図中２０は、ベース領域２１を形成した半導体基
板である。ベース領域２１には。所定の拡散深さ
でエミツタ領域２２が形成されている。ベース領
域２１およびエミツタ領域２２を含む半導体基板
２０の表面には、厚さ約1μｍの酸化膜２３が形
成されている。酸化膜２３上には、一端部がベー
ス領域２１等で構成された素子に近接した多結晶
シリコンからなる抵抗層２４が略蛇行状に形成さ
れている。抵抗層２４は、厚つさ約3000乃至5000
Åに設定され、シート抵抗Rsが約1000Ω／□に設
定されている。このシート抵抗Rsの設定は、抵
抗層２４中に例えばボロンイオンを照射条件が加
速電圧40乃至50KeV、ドーズ量６乃至８×1014cm
-2で注入することにより行なわれている。なお、
熱処理は、900℃の温度で約一時間行なわれてい
る。また、抵抗層２４のパターニングは、例えば
プラズマエツチング法により行なわれている。蛇
行状の抵抗層２４の近傍には、略直線状に第２抵
抗層２５が形成されている。第２抵抗層２５の材
質およびシート抵抗の値は、抵抗層２４と同様に
設定されている。また、ベース領域２１には、ベ
ースコンタクト領域２７が形成さている。
このように構成された半導体装置３０によれ
ば、第６図に示す如く、酸化膜２３にエミツタ領
域２２およびベースコンタクト領域２７に接続す
るコンタクトホールを開口した後ち、抵抗層２４
および第２抵抗層２５を含む酸化膜上に例えばア
ルミニユウムを所定の厚さで堆積する。次いで、
このアルミニユウム層に、抵抗層２４および第２
抵抗層２５の所定領域が露出すると共に、エミツ
タ領域２２上には、抵抗層２４および第２抵抗層
２５に接続するエミツタ電極３１が形成され、ベ
ースコンタクト領域２７上には抵抗層２４に接続
し、かつ、抵抗層２４および第２抵抗層２５の所
定領域を覆う接続配線層３２が形成され、また、
抵抗層２４および第２抵抗層２５の他端部上にベ
ースパツド電極３３を残存するようにパターニン
グを施すことができる。つまり、この半導体装置
３０によれば、抵抗層２４と第２抵抗層２５が並
設されているので、パターニングにより露出され
る抵抗層２４および第２抵抗層２５の長さを従来
の抵抗層２４が単一の場合（低抵抗値とするため
には、抵抗層の長さを極端に短くする必要があ
る）と比べて２倍に大きくすることができ、その
ためベースパツド電極３３および接続配線層３
２、エミツタ電極３１の形状を大きくしてエツチ
ング処理した場合でもアルミニユウムのオーバー
エツチング、サイドエツチングによる影響を半分
に軽減させることができ、より高い精度でパター
ニングを施すことができる。その結果、サイドエ
ツチング、オーバーエツチングの発生による設定
抵抗値の変動を阻止して集積度の向上を達成した
半導体装置を容易に得ることができる。
ば、第６図に示す如く、酸化膜２３にエミツタ領
域２２およびベースコンタクト領域２７に接続す
るコンタクトホールを開口した後ち、抵抗層２４
および第２抵抗層２５を含む酸化膜上に例えばア
ルミニユウムを所定の厚さで堆積する。次いで、
このアルミニユウム層に、抵抗層２４および第２
抵抗層２５の所定領域が露出すると共に、エミツ
タ領域２２上には、抵抗層２４および第２抵抗層
２５に接続するエミツタ電極３１が形成され、ベ
ースコンタクト領域２７上には抵抗層２４に接続
し、かつ、抵抗層２４および第２抵抗層２５の所
定領域を覆う接続配線層３２が形成され、また、
抵抗層２４および第２抵抗層２５の他端部上にベ
ースパツド電極３３を残存するようにパターニン
グを施すことができる。つまり、この半導体装置
３０によれば、抵抗層２４と第２抵抗層２５が並
設されているので、パターニングにより露出され
る抵抗層２４および第２抵抗層２５の長さを従来
の抵抗層２４が単一の場合（低抵抗値とするため
には、抵抗層の長さを極端に短くする必要があ
る）と比べて２倍に大きくすることができ、その
ためベースパツド電極３３および接続配線層３
２、エミツタ電極３１の形状を大きくしてエツチ
ング処理した場合でもアルミニユウムのオーバー
エツチング、サイドエツチングによる影響を半分
に軽減させることができ、より高い精度でパター
ニングを施すことができる。その結果、サイドエ
ツチング、オーバーエツチングの発生による設定
抵抗値の変動を阻止して集積度の向上を達成した
半導体装置を容易に得ることができる。
以上説明した如く、本発明に係る半導体装置に
よれば、所定の小さい抵抗値を有する抵抗層を高
い形状精度で形成して集積度の向上を達成できる
ものである。
よれば、所定の小さい抵抗値を有する抵抗層を高
い形状精度で形成して集積度の向上を達成できる
ものである。
第１図は、抵抗層付トランジスタの回路図、第
２図は、同回路を有する従来の半導体装置の断面
図、第３図は、同半導体装置の平面図、第４図
は、同半導体装置に抵抗値の小さい抵抗層を形成
した状態を示す平面図、第５図は、本発明の一実
施例の半導体装置の平面図、第６図は、同半導体
装置に抵抗値の小さい抵抗層を形成した状態を示
す平面図でうる。 ２０……半導体基板、２１……ベース領域、２
２……エミツタ領域、２３……酸化膜、２４……
抵抗層、２５……第２抵抗層、２７……ベースコ
ンタクト領域、３０……半導体装置、３１……エ
ミツタ電極、３２……接続配線層、３３……ベー
スパツド電極。
２図は、同回路を有する従来の半導体装置の断面
図、第３図は、同半導体装置の平面図、第４図
は、同半導体装置に抵抗値の小さい抵抗層を形成
した状態を示す平面図、第５図は、本発明の一実
施例の半導体装置の平面図、第６図は、同半導体
装置に抵抗値の小さい抵抗層を形成した状態を示
す平面図でうる。 ２０……半導体基板、２１……ベース領域、２
２……エミツタ領域、２３……酸化膜、２４……
抵抗層、２５……第２抵抗層、２７……ベースコ
ンタクト領域、３０……半導体装置、３１……エ
ミツタ電極、３２……接続配線層、３３……ベー
スパツド電極。
Claims (1)
- １ 半導体基板の所定領域に形成された複数個の
素子と、該素子と前記半導体基板上に設けられた
配線層との間に直列に接続するように前記半導体
基板上に形成された抵抗層と、該抵抗層の所定部
分近傍にこれと所定間隔で並設された第２抵抗層
とを具備し、該第２抵抗層を含む各抵抗層上に直
接、前記配線層を形成し、該配線層により該第２
抵抗層を含む各抵抗層を所定領域覆うことによ
り、所定抵抗値を設定することを特徴とする半導
体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58205516A JPS6097660A (ja) | 1983-11-01 | 1983-11-01 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58205516A JPS6097660A (ja) | 1983-11-01 | 1983-11-01 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6097660A JPS6097660A (ja) | 1985-05-31 |
| JPH0557740B2 true JPH0557740B2 (ja) | 1993-08-24 |
Family
ID=16508162
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58205516A Granted JPS6097660A (ja) | 1983-11-01 | 1983-11-01 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6097660A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62181470A (ja) * | 1986-02-05 | 1987-08-08 | Toshiba Corp | 抵抗内蔵型トランジスタ |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5947463B2 (ja) * | 1973-08-29 | 1984-11-19 | 日本電気株式会社 | 半導体集積回路装置 |
| JPS51151572U (ja) * | 1975-05-27 | 1976-12-03 | ||
| JPS5772364A (en) * | 1980-10-24 | 1982-05-06 | Matsushita Electric Ind Co Ltd | Integrated circuit |
-
1983
- 1983-11-01 JP JP58205516A patent/JPS6097660A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6097660A (ja) | 1985-05-31 |
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