JPS6097665A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS6097665A JPS6097665A JP58203739A JP20373983A JPS6097665A JP S6097665 A JPS6097665 A JP S6097665A JP 58203739 A JP58203739 A JP 58203739A JP 20373983 A JP20373983 A JP 20373983A JP S6097665 A JPS6097665 A JP S6097665A
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- Japan
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
本発明は、側路配線を形成して低抵抗化したワード線を
有する形式の半導体記憶装置の改良に関する。
有する形式の半導体記憶装置の改良に関する。
従来技術と問題点
一般に、グイナミソク・ランダム・アクセス・メモリ
（ｄｙｎａｍｉｃ ｒａｎｄｏｍ ａｃｅｅ ｓ ｓ
ｍｅｍｏ ｒ ｙ ： ＤＲＡＭ）に於いて、折り返し
ビット線構造を採用すると、ビット線はセルを構成する
最上層の配線層にする必要があり、二重多結晶シリコン
型セルに於いては、ビット線はアルミニウム（ＡＪ）に
、また、ワード線は多結晶シリコンになる。
（ｄｙｎａｍｉｃ ｒａｎｄｏｍ ａｃｅｅ ｓ ｓ
ｍｅｍｏ ｒ ｙ ： ＤＲＡＭ）に於いて、折り返し
ビット線構造を採用すると、ビット線はセルを構成する
最上層の配線層にする必要があり、二重多結晶シリコン
型セルに於いては、ビット線はアルミニウム（ＡＪ）に
、また、ワード線は多結晶シリコンになる。
その理由は、折り返しビット線に於いて、成るセルに接
続されたビット線と対をなすビット線はセンス増幅器を
折り返し点にして当該セルを通過するように配置する必
要があり、このようなことが可能であるのは最上層のＡ
ｌ配線層に限られるからである。
続されたビット線と対をなすビット線はセンス増幅器を
折り返し点にして当該セルを通過するように配置する必
要があり、このようなことが可能であるのは最上層のＡ
ｌ配線層に限られるからである。
従って、ワード線は抵抗が高い多結晶シリコンで構成し
なければならず、その結果、ワード線に於いて信号遅延
が発生し、メモリのアクセス時間悪化の主原因となって
いる。
なければならず、その結果、ワード線に於いて信号遅延
が発生し、メモリのアクセス時間悪化の主原因となって
いる。
このような欠点を解消しようとして、ワード線自体の材
料をモリブデン・シリサイドなど多結晶シリコンに期待
されている特性と類似の特性を有し、しかも、抵抗値が
比較的低い材料に置換することが行われている。因に、
多結晶シリコンのシート抵抗は２０〜３０〔Ω／口〕、
モリブデン・シリサイドなどのそれは４〜１０（Ω／口
〕である。
料をモリブデン・シリサイドなど多結晶シリコンに期待
されている特性と類似の特性を有し、しかも、抵抗値が
比較的低い材料に置換することが行われている。因に、
多結晶シリコンのシート抵抗は２０〜３０〔Ω／口〕、
モリブデン・シリサイドなどのそれは４〜１０（Ω／口
〕である。
ところが、メモリの容量がメガ・ビット線の大きなもの
となると、モリブデン・シリサイドと雌も好ましい材料
とは云い難く、純金属の配線層で信号を伝達させる必要
を生ずる。
となると、モリブデン・シリサイドと雌も好ましい材料
とは云い難く、純金属の配線層で信号を伝達させる必要
を生ずる。
然しなから、現在のところ、モリブデンは酸化され易く
、従来通りの製造プロセスには適用することができず、
その外に実用になる金属は無いに等しい。
、従来通りの製造プロセスには適用することができず、
その外に実用になる金属は無いに等しい。
そこで、現実的な方法として、ワード線を多結晶シリコ
ン或いはモリブデン・シリサイドで形成し、そのワード
線に対して純金属からなる側路配線を形成し、結果的に
ワード線″の抵抗値を低下させることが行われている。
ン或いはモリブデン・シリサイドで形成し、そのワード
線に対して純金属からなる側路配線を形成し、結果的に
ワード線″の抵抗値を低下させることが行われている。
ただ、折り返しビット線を有するセルでは、ビット線が
Ａｌで形成されている為、ワード線の側路配線をＡ７！
で形成するとした場合、ビット線の更に上層に第２層目
のＡｊ２層を形成することが必要になる。
Ａｌで形成されている為、ワード線の側路配線をＡ７！
で形成するとした場合、ビット線の更に上層に第２層目
のＡｊ２層を形成することが必要になる。
従って、所謂、ＡＪの２層構成になり、製造プロセスと
して非常に高度な技術を必要とし、安価に供給すること
が至上の課題であるＤＲＡＭにとっては好ましいことで
はない。
して非常に高度な技術を必要とし、安価に供給すること
が至上の課題であるＤＲＡＭにとっては好ましいことで
はない。
Ａｎの２層構成を実施することが困難である理由は、主
として、断線を生じ易いこと、第１層目のＡｌ配線層と
第２層目のＡ１配線層との間に於けるコンタクトの信頼
性が低いこと、Ａｊｌ！配線層間で短絡を発生し易いこ
と等が挙げられる。
として、断線を生じ易いこと、第１層目のＡｌ配線層と
第２層目のＡ１配線層との間に於けるコンタクトの信頼
性が低いこと、Ａｊｌ！配線層間で短絡を発生し易いこ
と等が挙げられる。
発明の目的
本発明は、低抵抗の単層の配線でワード線の側路を行い
、しかも、そのワード線に直交する低抵抗の配線も形成
されている半導体記憶装置を提供する。
、しかも、そのワード線に直交する低抵抗の配線も形成
されている半導体記憶装置を提供する。
発明の構成
本発明の半導体記憶装置では、相対的に高抵抗値である
第１の配線層で形成されたワード線と、相対的に低抵抗
値である第２の配線層で形成され且つ複数個所で前記ワ
ード線にコンタクトすると共に途中の所要個所で切断さ
れている側路配線と、相対的に低抵抗値である第２の配
線層で形成され且つ前記側路配線の切断個所を横切る配
線とを備えてなる構成になっているので、ワード線、低
抵抗値であることを必要とするワード線の側路配線、低
抵抗値であることを必要とする接地線或いは電源線など
全て備えているにも拘わらず、相対的に低抵抗値である
第２の配線層、例えばＡｌの配線層は単層しか使用して
いないので、ギの実施は極めて容易である。
第１の配線層で形成されたワード線と、相対的に低抵抗
値である第２の配線層で形成され且つ複数個所で前記ワ
ード線にコンタクトすると共に途中の所要個所で切断さ
れている側路配線と、相対的に低抵抗値である第２の配
線層で形成され且つ前記側路配線の切断個所を横切る配
線とを備えてなる構成になっているので、ワード線、低
抵抗値であることを必要とするワード線の側路配線、低
抵抗値であることを必要とする接地線或いは電源線など
全て備えているにも拘わらず、相対的に低抵抗値である
第２の配線層、例えばＡｌの配線層は単層しか使用して
いないので、ギの実施は極めて容易である。
発明の実施例
第１図は本発明一実施例の要部切断側面図である。
図に於いて、１はｐ型シリコン半導体基板、２は二酸化
シリコン（Ｓ ｉ Ｏ２）からなる絶縁膜、３及び４は
ｎ＋型領領域５は第１層目の多結晶シリコン層である厚
さ２５００〜３０’ＯＯＣ人〕程度のセル・プレート、
６は第２Ｎ目の多結晶シリコン層であるトランスファ・
ゲートを兼ねるワード線、７は第２層目の多結晶シリコ
ン層であるトランスファ・ゲート、８はモリブデン・シ
リサイドからなり厚さ例えば３０００ （人）であるビ
ット線、９及び１０はＡｌからなり厚さ１ 〔μｍ〕程
度である側路配線、Ｃ８は蓄積キャパシタをそれぞれ示
している。
シリコン（Ｓ ｉ Ｏ２）からなる絶縁膜、３及び４は
ｎ＋型領領域５は第１層目の多結晶シリコン層である厚
さ２５００〜３０’ＯＯＣ人〕程度のセル・プレート、
６は第２Ｎ目の多結晶シリコン層であるトランスファ・
ゲートを兼ねるワード線、７は第２層目の多結晶シリコ
ン層であるトランスファ・ゲート、８はモリブデン・シ
リサイドからなり厚さ例えば３０００ （人）であるビ
ット線、９及び１０はＡｌからなり厚さ１ 〔μｍ〕程
度である側路配線、Ｃ８は蓄積キャパシタをそれぞれ示
している。
この実施例は基本的には、二重多結晶シリコン型且つＡ
Ｊ折り返しビット線型のメモリ・セルと同様であるが、
折り返しピント線であるビット線８は、Ａｌに代えてモ
リブデン・シリサイドを用いている。
Ｊ折り返しビット線型のメモリ・セルと同様であるが、
折り返しピント線であるビット線８は、Ａｌに代えてモ
リブデン・シリサイドを用いている。
通常、モリブデン・シリサイドは高温に耐え、多結晶シ
リコンと同様に扱うことができる為、従って、第２“層
目の多結晶シリコン層であるトランスファ・ゲートを兼
ねるワード線６及びトランスファ・ゲート７を形成する
までは従来の二重多結晶シリコン型メモリ・セルの製造
方法と同じ技術を適用して良い。尚、蓄積キャパシタＣ
Ｓは溝を掘って形成する所謂トレンチ・キャパシタにす
ることができる。
リコンと同様に扱うことができる為、従って、第２“層
目の多結晶シリコン層であるトランスファ・ゲートを兼
ねるワード線６及びトランスファ・ゲート７を形成する
までは従来の二重多結晶シリコン型メモリ・セルの製造
方法と同じ技術を適用して良い。尚、蓄積キャパシタＣ
Ｓは溝を掘って形成する所謂トレンチ・キャパシタにす
ることができる。
さて、この後、厚さ３０００ （人〕程度のＳｉｏ２か
らなる眉間絶縁膜を形成し、その層間絶縁膜に電極コン
タクト・ホールを形成してから厚さ３０００ （人〕程
度のモリブデン・シリサイドからなるビット線８を形成
する。次に、再び眉間絶縁膜を厚さ１ 〔μｍ〕程度に
形成し、その眉間絶縁膜に電極コンタクト・ホールを形
成してから厚さ１ 〔μｍ〕程度のＡｌからなる側路配
線９及び１０を形成する。
らなる眉間絶縁膜を形成し、その層間絶縁膜に電極コン
タクト・ホールを形成してから厚さ３０００ （人〕程
度のモリブデン・シリサイドからなるビット線８を形成
する。次に、再び眉間絶縁膜を厚さ１ 〔μｍ〕程度に
形成し、その眉間絶縁膜に電極コンタクト・ホールを形
成してから厚さ１ 〔μｍ〕程度のＡｌからなる側路配
線９及び１０を形成する。
ここで形成されたＡｌからなる側路配線９及び１０は、
例えば、６４セル毎に第２層目の多結晶シリコン層で形
成されたトランスファ・ゲートを兼ねたワード線６にコ
ンタクトし、そのワード線６の見掛は上の抵抗値を低下
させる。尚、このメモリ・セルはビット線がＡｌｌの場
合と比較して薄いモリブデン・シリサイドからなってい
るので、ビット線間の容量結合を生じ難い効果を有して
いる（詳細には、「日日ほか 電子通信学会 ５８年春
発表 予稿 ５’５２Ｊ、を参照されると良い）。
例えば、６４セル毎に第２層目の多結晶シリコン層で形
成されたトランスファ・ゲートを兼ねたワード線６にコ
ンタクトし、そのワード線６の見掛は上の抵抗値を低下
させる。尚、このメモリ・セルはビット線がＡｌｌの場
合と比較して薄いモリブデン・シリサイドからなってい
るので、ビット線間の容量結合を生じ難い効果を有して
いる（詳細には、「日日ほか 電子通信学会 ５８年春
発表 予稿 ５’５２Ｊ、を参照されると良い）。
ところで、メモリ・セルのアレイ内には、ワード線以外
にも抵抗値が低いことを要求される配線層が存在するこ
とは云うまでもない。
にも抵抗値が低いことを要求される配線層が存在するこ
とは云うまでもない。
例えば、メモリ・セルに於ける、所謂、セル・プレート
５に対する給電線もその一つである。
５に対する給電線もその一つである。
セル・プレート５に於ける電位は、メモリ・セルのデー
タが読み出される際に一定電位に維持、即ち、少なくと
も、アクセスされるメモリ・セルと、これに対になるダ
ミー・セルの間に電位差がないｊうに維持されていない
と、所謂、バンプ・ノイズとなってメモリ・セル出力を
低減することになり、誤動作の原因となる。ダミー・セ
ルはビットｖＡ８の一端に接続されるので、若し、その
他端のセルがアクセスされたとき、セル・プレート５の
電位が書込み時と相違しているとバンプ・ノイズとなる
。
タが読み出される際に一定電位に維持、即ち、少なくと
も、アクセスされるメモリ・セルと、これに対になるダ
ミー・セルの間に電位差がないｊうに維持されていない
と、所謂、バンプ・ノイズとなってメモリ・セル出力を
低減することになり、誤動作の原因となる。ダミー・セ
ルはビットｖＡ８の一端に接続されるので、若し、その
他端のセルがアクセスされたとき、セル・プレート５の
電位が書込み時と相違しているとバンプ・ノイズとなる
。
そこで、セル・プレート５ばビット線８に平行な方向で
電圧が一定となるように低抵抗の配線で給電する必要が
あり、従って、このような給電の為の配線にはＡｌを用
いなければならない。
電圧が一定となるように低抵抗の配線で給電する必要が
あり、従って、このような給電の為の配線にはＡｌを用
いなければならない。
ところが、ワード線６の側路配線９及び１０にＡｌを用
いている為、これに直交する方向にＡｌからなるセル・
プレート給電線を延在させることは、そのままでは不可
能である。
いている為、これに直交する方向にＡｌからなるセル・
プレート給電線を延在させることは、そのままでは不可
能である。
本発明では、前記のような場合に、ワード線６の側路配
ｍ９或いはｌＯＳ途中で切断し、その切断区間は例えば
モリブデン・シリサイドのワード線６のみ存在させ、そ
の切断区間にセル・プレート給電線等ワード線６と直交
する配線を形成するようにしである。
ｍ９或いはｌＯＳ途中で切断し、その切断区間は例えば
モリブデン・シリサイドのワード線６のみ存在させ、そ
の切断区間にセル・プレート給電線等ワード線６と直交
する配線を形成するようにしである。
第２図はそのような配線の構成を理解し易くする為の要
部ブロック図であり、第１図に関して説明した部分と同
部分は同記号で指示しである。
部ブロック図であり、第１図に関して説明した部分と同
部分は同記号で指示しである。
図に於いて、ＣＡはセル・アレイ、ＲＤはワード線ドラ
イバを含むロウ・デコーダ、ｒｄはロウ・デコーダの１
ビット分、ＳＡはセンス増幅器群、ＣＤはカラム・デコ
ーダ、ＷＬはモリブデン・シリサイドからなるトランス
ファ・ゲートを兼ねたワード線、ＰＬはＡｌからなる側
路配線、Ｃは側路配線ＰＬとワード線ＷＬとのコンタク
ト・ポイント、Ｃ○は側路配線ＰＬの切断点、ＣＬはセ
ル・プレート給電線、ＳＬは接地線をそれぞれ示してい
る。
イバを含むロウ・デコーダ、ｒｄはロウ・デコーダの１
ビット分、ＳＡはセンス増幅器群、ＣＤはカラム・デコ
ーダ、ＷＬはモリブデン・シリサイドからなるトランス
ファ・ゲートを兼ねたワード線、ＰＬはＡｌからなる側
路配線、Ｃは側路配線ＰＬとワード線ＷＬとのコンタク
ト・ポイント、Ｃ○は側路配線ＰＬの切断点、ＣＬはセ
ル・プレート給電線、ＳＬは接地線をそれぞれ示してい
る。
通常、ワード線Ｗ’Ｌの駆動端から終端までの抵抗値は
、全体に側路配線ＰＬを通した場合、約１００〔Ω〕で
あるのに対し、第２図に見られるように１個所の切断点
を形成すると約２００〔Ω〕に上昇する。
、全体に側路配線ＰＬを通した場合、約１００〔Ω〕で
あるのに対し、第２図に見られるように１個所の切断点
を形成すると約２００〔Ω〕に上昇する。
一般に、ワード線ＷＬをモリブデン・シリサイドで構成
した場合、切断点の１個所毎に約１００〔Ω〕程度の割
合で抵抗値が増加するが、実用上からすると、１ （Ｋ
Ω〕以内であればアクセス時間への悪影響は生じない。
した場合、切断点の１個所毎に約１００〔Ω〕程度の割
合で抵抗値が増加するが、実用上からすると、１ （Ｋ
Ω〕以内であればアクセス時間への悪影響は生じない。
第３図は本発明を実施した半導体記憶装置をセル・プレ
ート給電線が現れる方向に切断して表した要部切断側面
図であり、第１図及び第２図に関して説明した部分と同
部分は同記号で指示しである。
ート給電線が現れる方向に切断して表した要部切断側面
図であり、第１図及び第２図に関して説明した部分と同
部分は同記号で指示しである。
図に於いて、ＢＬはビット線、ＴＧはトランスファ・ゲ
ート部分をそれぞれ示している。
ート部分をそれぞれ示している。
この図に依ると、側路配線ＰＬとセル・プレート給電線
ＣＬとの関係が更に明瞭である。
ＣＬとの関係が更に明瞭である。
本発明は、前記実施例に見られるメモリ・セルに限られ
ず、他の形式のメモリ・セル、例えば、スタック型キャ
パシタ・セル、即ち、第１層目の多結晶シリコン層或い
はモリブデン・シリサイド層をトランスファ・ゲートと
し、第２層目の多結晶シリコン層を蓄積キャパシタ用電
極とし、第３層目の多結晶シリコン層をセル・プレート
とし、第４層目の多結晶シリコン層或いはモリブデン・
シリサイド層をビット線とし、その上のＡ１層をワード
線とする形式のメモリ・セルに対しても全く同様に実施
することが可能である。
ず、他の形式のメモリ・セル、例えば、スタック型キャ
パシタ・セル、即ち、第１層目の多結晶シリコン層或い
はモリブデン・シリサイド層をトランスファ・ゲートと
し、第２層目の多結晶シリコン層を蓄積キャパシタ用電
極とし、第３層目の多結晶シリコン層をセル・プレート
とし、第４層目の多結晶シリコン層或いはモリブデン・
シリサイド層をビット線とし、その上のＡ１層をワード
線とする形式のメモリ・セルに対しても全く同様に実施
することが可能である。
発明の効果
本発明の半導体記憶装置に於いては、相対的に高抵抗値
である第１の配線層で形成されたワード線と、相対的に
低抵抗値である第２の配線層で形成され且つ複数個所で
前記ワード線にコンタクトすると共に途中の所要個所で
切断されている側路配線と、相対的に低抵抗値である第
２の配線層で形成され且つ前記側路配線の切断個所を横
切る配線とを備える構造になっているので、低抵抗値で
ある第２の配線層、例えばＡ４２層の単層のみでワード
線の側路配線及びそれ等に直交する例えはセル・プレー
ト給電線などを形成することができるので、Ａｌの２層
構成を用いる場合のように、断線、或いは、２層のＡＩ
！層間のコンタクト不良、或いは、２層のＡｎ層間の短
絡などの問題を考慮する必要は全く存在しない。また、
側路配線を切断しても、それに依る抵抗値の上昇は僅か
であって、実用上は問題にならない。
である第１の配線層で形成されたワード線と、相対的に
低抵抗値である第２の配線層で形成され且つ複数個所で
前記ワード線にコンタクトすると共に途中の所要個所で
切断されている側路配線と、相対的に低抵抗値である第
２の配線層で形成され且つ前記側路配線の切断個所を横
切る配線とを備える構造になっているので、低抵抗値で
ある第２の配線層、例えばＡ４２層の単層のみでワード
線の側路配線及びそれ等に直交する例えはセル・プレー
ト給電線などを形成することができるので、Ａｌの２層
構成を用いる場合のように、断線、或いは、２層のＡＩ
！層間のコンタクト不良、或いは、２層のＡｎ層間の短
絡などの問題を考慮する必要は全く存在しない。また、
側路配線を切断しても、それに依る抵抗値の上昇は僅か
であって、実用上は問題にならない。
第１図は本発明一実施例の要部切断側面図、第２図は本
発明一実施例の要部ブロック図、第３図は本発明一実施
例を第１図とは異なる方向で切断した要部切断側面図で
ある。 図に於いて、１はｐ型シリコン半導体基板、２はＳ ｉ
Ｏ２からなる絶縁膜、３及び４はｎ＋型領領域５は第
１層目の多結晶シリコン層であるセル・プレート、６は
第２層目の多結晶シリコン層であるトランスファ・ゲー
トを兼ねるワード線、７は第２層目の廖結晶シリコン層
であるトランスファ・ゲート、８はモリブデン・シリサ
イドからなるビット線、９及び１０は／ｌからなる側路
配線、Ｃ８は蓄積キャパシタ、ＣＡはセル・アレイ、Ｒ
Ｄはワード線ドライバを含むロウ・デコーダ、ｒｄはロ
ウ・デコーダの１ビット分、ｓＡはセンス増幅器群、Ｃ
Ｄはカラム・デコーダ、ＷＬはモリブデン・シリサイド
からなるワード線、ＰＬはＡｌからなる側路配線、Ｃは
側路配線ＰＬとワード線ＷＬとのコンタクト・ポイント
、ｃｏは側路配線ＰＬの切断点、ＣＬはセル・プレート
給電線、ＳＬは接地線、ＢＬはビット線、ＴＣ，はトラ
ンスファ・ゲート部分である。 特許出願人 富士通株式会社 代理人弁理士 相 谷 昭 司 代理人弁理士 渡 邊 弘 − 第１図 ０
発明一実施例の要部ブロック図、第３図は本発明一実施
例を第１図とは異なる方向で切断した要部切断側面図で
ある。 図に於いて、１はｐ型シリコン半導体基板、２はＳ ｉ
Ｏ２からなる絶縁膜、３及び４はｎ＋型領領域５は第
１層目の多結晶シリコン層であるセル・プレート、６は
第２層目の多結晶シリコン層であるトランスファ・ゲー
トを兼ねるワード線、７は第２層目の廖結晶シリコン層
であるトランスファ・ゲート、８はモリブデン・シリサ
イドからなるビット線、９及び１０は／ｌからなる側路
配線、Ｃ８は蓄積キャパシタ、ＣＡはセル・アレイ、Ｒ
Ｄはワード線ドライバを含むロウ・デコーダ、ｒｄはロ
ウ・デコーダの１ビット分、ｓＡはセンス増幅器群、Ｃ
Ｄはカラム・デコーダ、ＷＬはモリブデン・シリサイド
からなるワード線、ＰＬはＡｌからなる側路配線、Ｃは
側路配線ＰＬとワード線ＷＬとのコンタクト・ポイント
、ｃｏは側路配線ＰＬの切断点、ＣＬはセル・プレート
給電線、ＳＬは接地線、ＢＬはビット線、ＴＣ，はトラ
ンスファ・ゲート部分である。 特許出願人 富士通株式会社 代理人弁理士 相 谷 昭 司 代理人弁理士 渡 邊 弘 − 第１図 ０
Claims (1)
- 相対的に高抵抗値である第１の配線層で形成されたワー
ド線と、相対的に低抵抗値である第２の配線層で形成さ
れ且つ複数個所で前記ワード線にコンタクトすると共に
途中の所要個所で切断されている側路配線と、相対的に
低抵抗値である第２の配線層で形成され且つ前記側路配
線の切断−枡を横切る配線とを備えてなることを特徴と
する半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58203739A JPS6097665A (ja) | 1983-11-01 | 1983-11-01 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58203739A JPS6097665A (ja) | 1983-11-01 | 1983-11-01 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6097665A true JPS6097665A (ja) | 1985-05-31 |
| JPH0430749B2 JPH0430749B2 (ja) | 1992-05-22 |
Family
ID=16479047
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58203739A Granted JPS6097665A (ja) | 1983-11-01 | 1983-11-01 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6097665A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01186655A (ja) * | 1988-01-14 | 1989-07-26 | Fujitsu Ltd | 半導体集積回路 |
| US5300814A (en) * | 1991-07-18 | 1994-04-05 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device having a semiconductor substrate with reduced step between memory cells |
| JPH06302784A (ja) * | 1993-03-15 | 1994-10-28 | Hyundai Electron Ind Co Ltd | 半導体メモリー装置のワードライン構造 |
| US5583357A (en) * | 1993-07-28 | 1996-12-10 | Samsung Electronics Co., Ltd. | Semiconductor device and a method for manufacturing the same |
| KR100351780B1 (ko) * | 1997-06-25 | 2003-08-19 | 닛본 덴기 가부시끼가이샤 | 반도체집적회로장치 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5835968A (ja) * | 1981-08-28 | 1983-03-02 | Hitachi Ltd | 半導体記憶装置 |
| JPS5854654A (ja) * | 1981-09-28 | 1983-03-31 | Nec Corp | 半導体集積回路装置 |
| JPS58148939U (ja) * | 1982-03-31 | 1983-10-06 | 株式会社日立製作所 | 大規模集積回路 |
-
1983
- 1983-11-01 JP JP58203739A patent/JPS6097665A/ja active Granted
Patent Citations (3)
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Also Published As
| Publication number | Publication date |
|---|---|
| JPH0430749B2 (ja) | 1992-05-22 |
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