JPH0783060B2 - 半導体メモリ装置のワードライン配列方法 - Google Patents
半導体メモリ装置のワードライン配列方法Info
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- JPH0783060B2 JPH0783060B2 JP2096599A JP9659990A JPH0783060B2 JP H0783060 B2 JPH0783060 B2 JP H0783060B2 JP 2096599 A JP2096599 A JP 2096599A JP 9659990 A JP9659990 A JP 9659990A JP H0783060 B2 JPH0783060 B2 JP H0783060B2
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- memory device
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- H10W20/00—Interconnections in chips, wafers or substrates
- H10W20/40—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes
- H10W20/495—Capacitive arrangements or effects of, or between wiring layers
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- G—PHYSICS
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- G11C—STATIC STORES
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- Dram (AREA)
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は半導体メモリ装置のワードライン配列方法に係
るもので、特にワードライン間の結合雑音（Coupling N
oise）及び容量成分等を減らしうるワードライン配列方
法に係るものである。
るもので、特にワードライン間の結合雑音（Coupling N
oise）及び容量成分等を減らしうるワードライン配列方
法に係るものである。
［従来の技術］ 半導体メモリ装置の高集積及び微細化傾向によつて、そ
の構造またはレイアウト上において各種の問題が発生
し、メモリ素子自体の動作に少なくない影響を与えてい
る。特に、多数のビツトラインとワードラインとが交叉
するメモリセルアレイにおいては、メモリの高集積化の
傾向から各ライン間の間隔が狭くなり、これにより１つ
のラインを通じて信号が電送されるときに隣接するライ
ンとの間に結合性容量が誘起される。
の構造またはレイアウト上において各種の問題が発生
し、メモリ素子自体の動作に少なくない影響を与えてい
る。特に、多数のビツトラインとワードラインとが交叉
するメモリセルアレイにおいては、メモリの高集積化の
傾向から各ライン間の間隔が狭くなり、これにより１つ
のラインを通じて信号が電送されるときに隣接するライ
ンとの間に結合性容量が誘起される。
通常の半導体メモリ素子においては、メモリ容量が大き
くなり高集積化されると、ワードラインの長さがより長
くなるのみならず相互間隔もまた狭くなる。ワードライ
ンの長さが長くなる場合、メモリセルを選択するための
ワードライン駆動時間が遅延するが、これを補償するた
めに通常のメモリ装置においてはワードライン電極にな
るポリシリコンに金属層を形成させて高速動作が可能に
なるようにしている。しかし、ワードライン電極に金属
層を被覆するのは、ワードライン間の間隔をより狭く
し、誘起される結合性容量成分をより大きくする結果と
なる。言い換えれば、ワードライン間に基本的に存在す
る結合性雑音に金属層間の結合性容量による雑音が追加
されることになる。
くなり高集積化されると、ワードラインの長さがより長
くなるのみならず相互間隔もまた狭くなる。ワードライ
ンの長さが長くなる場合、メモリセルを選択するための
ワードライン駆動時間が遅延するが、これを補償するた
めに通常のメモリ装置においてはワードライン電極にな
るポリシリコンに金属層を形成させて高速動作が可能に
なるようにしている。しかし、ワードライン電極に金属
層を被覆するのは、ワードライン間の間隔をより狭く
し、誘起される結合性容量成分をより大きくする結果と
なる。言い換えれば、ワードライン間に基本的に存在す
る結合性雑音に金属層間の結合性容量による雑音が追加
されることになる。
このようなワードライン間の結合性容量成分による雑音
は、ある一つのワードラインが選択された場合に隣接す
るワードラインにおいて前記結合性容量によつて瞬間的
に充放電現象が発生してメモリ動作上に誤動作を誘発さ
せる可能性が多い。勿論、高集積化によるMOSトランジ
スタ等の小形化及びレイアウトの微細化によつて、ワー
ドラインを駆動させる駆動電圧が比較的大きなレベルを
もち誘起される雑音も無視しえないので、上記ワードラ
イン駆動電圧を外部電源電圧（通常5V）より所定値以下
に低下させる方法を使用することもできる。しかし、メ
モリセルパストランジスタを駆動するのには一定値以上
の電圧が要求されるので、この方法で高集積，微細化に
対応するにも限界がある。
は、ある一つのワードラインが選択された場合に隣接す
るワードラインにおいて前記結合性容量によつて瞬間的
に充放電現象が発生してメモリ動作上に誤動作を誘発さ
せる可能性が多い。勿論、高集積化によるMOSトランジ
スタ等の小形化及びレイアウトの微細化によつて、ワー
ドラインを駆動させる駆動電圧が比較的大きなレベルを
もち誘起される雑音も無視しえないので、上記ワードラ
イン駆動電圧を外部電源電圧（通常5V）より所定値以下
に低下させる方法を使用することもできる。しかし、メ
モリセルパストランジスタを駆動するのには一定値以上
の電圧が要求されるので、この方法で高集積，微細化に
対応するにも限界がある。
第１図は従来のワードラインの構成を表わすメモリアレ
イを図示している。上記第１図においては、多数のワー
ドライン（WL1〜ELn）が一対ずつセンスアンプと連結さ
れた多数のビツトライン（BL1〜BLk）と単純に直交する
形態に配列されている。そして、前記ワードライン及び
ビツトラインが交叉する所定部位にメモリセルが形成さ
れており、上記メモリアレイは折返しビツトライン（fo
lded bit line）構造となつていることが分る。上記メ
モリアレイにおいて、メモリ動作は選択されたワードラ
インに該当するメモリセルに記憶された情報が選択され
たビツトライン上に表われ、上記一対のビツトラインに
各々連結されたセンスアンプが上記情報を判読する。
イを図示している。上記第１図においては、多数のワー
ドライン（WL1〜ELn）が一対ずつセンスアンプと連結さ
れた多数のビツトライン（BL1〜BLk）と単純に直交する
形態に配列されている。そして、前記ワードライン及び
ビツトラインが交叉する所定部位にメモリセルが形成さ
れており、上記メモリアレイは折返しビツトライン（fo
lded bit line）構造となつていることが分る。上記メ
モリアレイにおいて、メモリ動作は選択されたワードラ
インに該当するメモリセルに記憶された情報が選択され
たビツトライン上に表われ、上記一対のビツトラインに
各々連結されたセンスアンプが上記情報を判読する。
このとき、隣接したワードライン同士が同時に選択され
てメモリ動作が行われる場合に、第3A図に図示したよう
な容量成分が現れる。前記第3A図を参照して説明する
と、各々の隣接したワードライン間には同一の大きさの
結合容量成分（coupjing capacitionce:以下CCという）
C12,C23,C34,C45…等が存在し、各ワードラインにはワ
ードライン自体の基板容量成分（substrate capacitanc
e:以下CSという）C1,C2,C3,C4…等が存在する。したが
つて、任意の一つのワードラインが選択された場合に隣
接したワードラインに及ぶ結合性雑音（word line coup
ling noise:以下VCPという）は、下記の式（１）のよう
である。
てメモリ動作が行われる場合に、第3A図に図示したよう
な容量成分が現れる。前記第3A図を参照して説明する
と、各々の隣接したワードライン間には同一の大きさの
結合容量成分（coupjing capacitionce:以下CCという）
C12,C23,C34,C45…等が存在し、各ワードラインにはワ
ードライン自体の基板容量成分（substrate capacitanc
e:以下CSという）C1,C2,C3,C4…等が存在する。したが
つて、任意の一つのワードラインが選択された場合に隣
接したワードラインに及ぶ結合性雑音（word line coup
ling noise:以下VCPという）は、下記の式（１）のよう
である。
VWL:選択されたワードラインを駆動させるための電圧 ［発明が解決しようとする課題］ 上記の式（１）で知ることができるのは、ワードライン
の基板容量成分CSはワードライン自体の物質的な組成と
基板自体の性質に関係するものであるので、ここでは常
数（constant）とみてよい。また、ワードライン駆動電
圧VWLが上記結合雑音Vcpに一番大きな影響を及ぼす因子
なるが、上記ワードライン駆動電圧VWLはメモリセルト
ランジスタをON状態にするためのしきい電圧値をもてば
よいので、ここでは考慮対象から除外されうる。従つ
て、結合容量成分であるCCによつて上記結合雑音VCPを
抑制しうることが、この分野に通常の知識をもつ者なら
容易に理解しうる。
の基板容量成分CSはワードライン自体の物質的な組成と
基板自体の性質に関係するものであるので、ここでは常
数（constant）とみてよい。また、ワードライン駆動電
圧VWLが上記結合雑音Vcpに一番大きな影響を及ぼす因子
なるが、上記ワードライン駆動電圧VWLはメモリセルト
ランジスタをON状態にするためのしきい電圧値をもてば
よいので、ここでは考慮対象から除外されうる。従つ
て、結合容量成分であるCCによつて上記結合雑音VCPを
抑制しうることが、この分野に通常の知識をもつ者なら
容易に理解しうる。
したがつて、本発明の目的は、ワードラインの結合容量
成分を減らすことにより、ワードライン動作中に誘起さ
れる結合雑音を抑制しうるワードライン配列方法を提供
することにある。
成分を減らすことにより、ワードライン動作中に誘起さ
れる結合雑音を抑制しうるワードライン配列方法を提供
することにある。
［課題を解決するための手段］ 上記本発明の目的を達成するために、本発明のワードラ
イン配列方法は、複数のワードラインを具備する半導体
メモリ装置のワードライン配列方法において、 前記ワードラインの少なくとも４本を一組として、各組
のワードラインが最初に隣接したワードラインとは相互
に隣接しないように少なくとも１回ツイストされている
ことを特徴とする。
イン配列方法は、複数のワードラインを具備する半導体
メモリ装置のワードライン配列方法において、 前記ワードラインの少なくとも４本を一組として、各組
のワードラインが最初に隣接したワードラインとは相互
に隣接しないように少なくとも１回ツイストされている
ことを特徴とする。
ここで、前記ワードラインが一度ツイストされた後に
も、最初に隣接したワードライン同士が相互に隣接しな
いように更にツイストされる。また、前記ワードライン
がワードライン接続領域でツイストされる。
も、最初に隣接したワードライン同士が相互に隣接しな
いように更にツイストされる。また、前記ワードライン
がワードライン接続領域でツイストされる。
［実施例］ 以下、本発明の添付図面を参照して詳細に説明する。
第２図は本発明によるワードラインの構成図を表わした
ものであり、第3B図は上記第２図のワードライン構成に
よる結合容量成分を図示したものである。
ものであり、第3B図は上記第２図のワードライン構成に
よる結合容量成分を図示したものである。
先ず、上記第２図において、一対ずつセンスアンプと各
々連結されたビツトライン（BL1〜BLk）と直交している
ワードラインは、４本のワードラインを一組にして上記
各４本のワードラインをワードラインのほぼ中間地点で
相互にツイストさせた。即ち、ワードラインWL2はツイ
ストされる前まではワードラインWL1とワードラインWL3
との間に位置するが、ツイスト後にはワードラインWL4
とワードラインWL7とに隣接するようになり、ワードラ
インWL4はワードラインWL1とワードラインWL2との間
に、ワードラインWL1はワードラインWL3及びWL4の間に
各々位置するようになる。
々連結されたビツトライン（BL1〜BLk）と直交している
ワードラインは、４本のワードラインを一組にして上記
各４本のワードラインをワードラインのほぼ中間地点で
相互にツイストさせた。即ち、ワードラインWL2はツイ
ストされる前まではワードラインWL1とワードラインWL3
との間に位置するが、ツイスト後にはワードラインWL4
とワードラインWL7とに隣接するようになり、ワードラ
インWL4はワードラインWL1とワードラインWL2との間
に、ワードラインWL1はワードラインWL3及びWL4の間に
各々位置するようになる。
したがつて、各ワードラインはツイストされる前に隣接
したワードラインとほぼ２倍の距離離隔されて形成され
るので、従来のように単純に並行に配列された構造より
は上記結合容量成分が約1/2に減少される。又、上記ワ
ードラインがツイストされる部分はワードライン接続
（strapping）領域であるので、ワードラインをツイス
トさせるための別途の領域は必要としない。
したワードラインとほぼ２倍の距離離隔されて形成され
るので、従来のように単純に並行に配列された構造より
は上記結合容量成分が約1/2に減少される。又、上記ワ
ードラインがツイストされる部分はワードライン接続
（strapping）領域であるので、ワードラインをツイス
トさせるための別途の領域は必要としない。
上記ワードラインをツイストさせることによる結合容量
成分の減少は、下記の式（２）で表すことができる。
成分の減少は、下記の式（２）で表すことができる。
CC′＝CC/2 CC′：ワードラインの結合容量成分 （第3B図のC12′,C23′,C34′…） 上記の式（２）による結合容量成分の減少効果は第3B図
に図示されている。上記第3B図において、結合容量成分
C12′,C23′,C34′,C45′…等は、上記第3A図の結合容
量成分C12,C23,C34,C45…等の約半値である。そして、
基板容量成分C1,C2,C3,C4…等は上記第3A図の基板容量
成分と同一である。したがつて、上記第（２）式から分
かるように、結合容量成分CC′が上記第（１）式の結合
容量成分CCから約1/2に減少されているため、結合雑音V
CPも同じ程度に減少されることが分かる。
に図示されている。上記第3B図において、結合容量成分
C12′,C23′,C34′,C45′…等は、上記第3A図の結合容
量成分C12,C23,C34,C45…等の約半値である。そして、
基板容量成分C1,C2,C3,C4…等は上記第3A図の基板容量
成分と同一である。したがつて、上記第（２）式から分
かるように、結合容量成分CC′が上記第（１）式の結合
容量成分CCから約1/2に減少されているため、結合雑音V
CPも同じ程度に減少されることが分かる。
尚、上記本発明の実施例においては４本のワードライン
を一組にしてツイストさせたが、実験結果から４本以上
のワードラインをツイストさせる場合にのみ上記のよう
な結合雑音の減少効果が表われるので、必要に応じてよ
り多くのワードラインをツイストさせてもよい。そし
て、本発明の効果が表われる範囲内において、上記ワー
ドラインをツイストさせる回数も増加しうる。また、上
記本発明の実施例においてはワードラインに対する場合
を言及したが、半導体メモリ装置内において４本以上の
入出力ラインをもつ信号バス、例えば列デコーダまたは
行デコーダ，入力ライン，入出力ライン及びデータバス
等においても本発明の適用が可能である。
を一組にしてツイストさせたが、実験結果から４本以上
のワードラインをツイストさせる場合にのみ上記のよう
な結合雑音の減少効果が表われるので、必要に応じてよ
り多くのワードラインをツイストさせてもよい。そし
て、本発明の効果が表われる範囲内において、上記ワー
ドラインをツイストさせる回数も増加しうる。また、上
記本発明の実施例においてはワードラインに対する場合
を言及したが、半導体メモリ装置内において４本以上の
入出力ラインをもつ信号バス、例えば列デコーダまたは
行デコーダ，入力ライン，入出力ライン及びデータバス
等においても本発明の適用が可能である。
［発明の効果］ 上述したように、本発明はワードラインをワードライン
接続領域でツイストさせることにより、ワードライン駆
動時に誘起される結合雑音を抑制しうる効果がある。
接続領域でツイストさせることにより、ワードライン駆
動時に誘起される結合雑音を抑制しうる効果がある。
尚、本発明は、上記ワードラインのみならず、半導体メ
モリ装置に多数内装されている信号バス間の結合容量成
分を減少させうる方法を提供することにより、メモリ装
置全体の効率性及び信頼性を改善させうる利点がある。
モリ装置に多数内装されている信号バス間の結合容量成
分を減少させうる方法を提供することにより、メモリ装
置全体の効率性及び信頼性を改善させうる利点がある。
第１図は従来の半導体メモリ装置のワードライン構成
図、 第２図は本発明による半導体メモリ装置のワードライン
構成図、 第3A図は第１図によるワードラインの容量成分を表わす
図、 第3B図は第２図によるワードラインの容量成分を表わす
図である。 図中、WLn……ワードライン、BLk……ビツトライン、SA
……センスアンプである。
図、 第２図は本発明による半導体メモリ装置のワードライン
構成図、 第3A図は第１図によるワードラインの容量成分を表わす
図、 第3B図は第２図によるワードラインの容量成分を表わす
図である。 図中、WLn……ワードライン、BLk……ビツトライン、SA
……センスアンプである。
Claims (3)
- 【請求項１】複数のワードラインを具備する半導体メモ
リ装置のワードライン配列方法において、 前記ワードラインの少なくとも４本を一組として、前記
各組のワードラインが最初に隣接したワードラインとは
相互に隣接しないようにツイストされることを特徴する
半導体メモリ装置のワードライン配列方法。 - 【請求項２】前記ワードラインが一度ツイストされた後
にも、最初に隣接したワードライン同士が相互に隣接し
ないように更にツイストされることを特徴とする請求項
１記載の半導体メモリ装置のワードライン配列方法。 - 【請求項３】前記ワードラインがワードライン接続領域
でツイストされることを特徴とする請求項１記載の半導
体メモリ装置のワードライン配列方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR20102/1989 | 1989-12-29 | ||
| KR1019890020102A KR930001737B1 (ko) | 1989-12-29 | 1989-12-29 | 반도체 메모리 어레이의 워드라인 배열방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03203369A JPH03203369A (ja) | 1991-09-05 |
| JPH0783060B2 true JPH0783060B2 (ja) | 1995-09-06 |
Family
ID=19294143
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2096599A Expired - Lifetime JPH0783060B2 (ja) | 1989-12-29 | 1990-04-13 | 半導体メモリ装置のワードライン配列方法 |
Country Status (9)
| Country | Link |
|---|---|
| US (1) | US5155700A (ja) |
| JP (1) | JPH0783060B2 (ja) |
| KR (1) | KR930001737B1 (ja) |
| CN (1) | CN1021997C (ja) |
| DE (1) | DE4005992C2 (ja) |
| FR (1) | FR2656726B1 (ja) |
| GB (1) | GB2239556B (ja) |
| IT (1) | IT1241524B (ja) |
| NL (1) | NL194178C (ja) |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0713864B2 (ja) * | 1989-09-27 | 1995-02-15 | 東芝マイクロエレクトロニクス株式会社 | 半導体記憶装置 |
| JPH03171662A (ja) * | 1989-11-29 | 1991-07-25 | Sharp Corp | 信号線システム |
| JPH04271086A (ja) * | 1991-02-27 | 1992-09-28 | Nec Corp | 半導体集積回路 |
| US5287322A (en) * | 1991-07-17 | 1994-02-15 | Sgs-Thomson Microelectronics, Inc. | Integrated circuit dual-port memory device having reduced capacitance |
| US5297094A (en) * | 1991-07-17 | 1994-03-22 | Sgs-Thomson Microelectronics, Inc. | Integrated circuit memory device with redundant rows |
| US5311477A (en) * | 1991-07-17 | 1994-05-10 | Sgs-Thomson Microelectronics, Inc. | Integrated circuit memory device having flash clear |
| JP2000340766A (ja) * | 1999-05-31 | 2000-12-08 | Fujitsu Ltd | 半導体記憶装置 |
| US6327170B1 (en) * | 1999-09-28 | 2001-12-04 | Infineon Technologies Ag | Reducing impact of coupling noise in multi-level bitline architecture |
| US6567329B2 (en) * | 2001-08-28 | 2003-05-20 | Intel Corporation | Multiple word-line accessing and accessor |
| US6563727B1 (en) * | 2002-07-31 | 2003-05-13 | Alan Roth | Method and structure for reducing noise effects in content addressable memories |
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| US7952901B2 (en) * | 2007-08-09 | 2011-05-31 | Qualcomm Incorporated | Content addressable memory |
| US20090154215A1 (en) * | 2007-12-14 | 2009-06-18 | Spansion Llc | Reducing noise and disturbance between memory storage elements using angled wordlines |
| JP5612803B2 (ja) * | 2007-12-25 | 2014-10-22 | ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． | 半導体記憶装置 |
| US8411479B2 (en) * | 2009-07-23 | 2013-04-02 | Taiwan Semiconductor Manufacturing Company, Ltd. | Memory circuits, systems, and methods for routing the memory circuits |
| CN113270130B (zh) * | 2020-05-29 | 2024-08-09 | 台湾积体电路制造股份有限公司 | 存储器设备 |
| US20250329371A1 (en) * | 2024-04-22 | 2025-10-23 | Micron Technology, Inc. | Memory device using wordline drivers with crossing row outputs |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JPS59124092A (ja) * | 1982-12-29 | 1984-07-18 | Fujitsu Ltd | メモリ装置 |
| US4729119A (en) * | 1984-05-21 | 1988-03-01 | General Computer Corporation | Apparatus and methods for processing data through a random access memory system |
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| JPS63153792A (ja) * | 1986-12-17 | 1988-06-27 | Sharp Corp | 半導体メモリ装置 |
| JPH0713858B2 (ja) * | 1988-08-30 | 1995-02-15 | 三菱電機株式会社 | 半導体記憶装置 |
-
1989
- 1989-12-29 KR KR1019890020102A patent/KR930001737B1/ko not_active Expired - Lifetime
-
1990
- 1990-02-22 NL NL9000431A patent/NL194178C/nl not_active IP Right Cessation
- 1990-02-26 DE DE4005992A patent/DE4005992C2/de not_active Expired - Lifetime
- 1990-02-28 GB GB9004448A patent/GB2239556B/en not_active Expired - Lifetime
- 1990-02-28 FR FR9002485A patent/FR2656726B1/fr not_active Expired - Lifetime
- 1990-02-28 US US07/488,740 patent/US5155700A/en not_active Expired - Lifetime
- 1990-04-13 JP JP2096599A patent/JPH0783060B2/ja not_active Expired - Lifetime
- 1990-07-31 IT IT48189A patent/IT1241524B/it active IP Right Grant
- 1990-07-31 CN CN90106626A patent/CN1021997C/zh not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| FR2656726B1 (fr) | 1995-02-03 |
| NL194178B (nl) | 2001-04-02 |
| IT9048189A0 (it) | 1990-07-31 |
| GB9004448D0 (en) | 1990-04-25 |
| IT9048189A1 (it) | 1992-01-31 |
| DE4005992C2 (de) | 1994-01-27 |
| CN1021997C (zh) | 1993-09-01 |
| CN1052967A (zh) | 1991-07-10 |
| GB2239556B (en) | 1993-08-25 |
| KR930001737B1 (ko) | 1993-03-12 |
| US5155700A (en) | 1992-10-13 |
| NL194178C (nl) | 2001-08-03 |
| DE4005992A1 (de) | 1991-07-11 |
| KR910013262A (ko) | 1991-08-08 |
| NL9000431A (nl) | 1991-07-16 |
| IT1241524B (it) | 1994-01-17 |
| FR2656726A1 (fr) | 1991-07-05 |
| JPH03203369A (ja) | 1991-09-05 |
| GB2239556A (en) | 1991-07-03 |
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