JPS61100970A - 薄膜トランジスタ - Google Patents
薄膜トランジスタInfo
- Publication number
- JPS61100970A JPS61100970A JP59223708A JP22370884A JPS61100970A JP S61100970 A JPS61100970 A JP S61100970A JP 59223708 A JP59223708 A JP 59223708A JP 22370884 A JP22370884 A JP 22370884A JP S61100970 A JPS61100970 A JP S61100970A
- Authority
- JP
- Japan
- Prior art keywords
- drain
- electrode
- cut
- transistor
- thin film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
Landscapes
- Liquid Crystal (AREA)
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は複数のトランジスタを並列に接続して冗長性を
持たせるための薄膜トランジスタに係り、特に、並列に
接続されるトランジスタのうち不良のトランジスタを電
気的に共通接続線から切り離し、良品のトランジスタの
みを選択的に共通接続できる薄膜トランジスタの構造に
関するものである。
持たせるための薄膜トランジスタに係り、特に、並列に
接続されるトランジスタのうち不良のトランジスタを電
気的に共通接続線から切り離し、良品のトランジスタの
みを選択的に共通接続できる薄膜トランジスタの構造に
関するものである。
ＥＬ、液晶、ＦＤＰ等のマトリックス型表示デバイスを
駆動するに際して、駆動の安定化、装置のコンパクト化
のために、表示デバイスと同一基板上に直接能動素子で
ある薄膜トランジスタを形成して表示デバイスの電極対
応に接続して駆動する方法が採られている。
駆動するに際して、駆動の安定化、装置のコンパクト化
のために、表示デバイスと同一基板上に直接能動素子で
ある薄膜トランジスタを形成して表示デバイスの電極対
応に接続して駆動する方法が採られている。
この場合、基板上に形成された複数の薄膜トランジスタ
のうち、１個でも不良のトランジスタがあると表示デバ
イスが不良となるので、高い歩留を得ることが困難であ
る。その対策として、表示デバイスの１つの表示電極に
対して複数の薄膜トランジスタを並列に接続することに
よって、冗長性を持たせる方法が検討されている。
のうち、１個でも不良のトランジスタがあると表示デバ
イスが不良となるので、高い歩留を得ることが困難であ
る。その対策として、表示デバイスの１つの表示電極に
対して複数の薄膜トランジスタを並列に接続することに
よって、冗長性を持たせる方法が検討されている。
第３図および第４図°は従来の１つの表示電極に２つの
逆スタガー形アモルファスシリコン薄膜トランジスタが
接続された表示デバイスの表示電極とトランジスタ部分
の構造を示す平面図およびＡ−Ａ’断面図である。
逆スタガー形アモルファスシリコン薄膜トランジスタが
接続された表示デバイスの表示電極とトランジスタ部分
の構造を示す平面図およびＡ−Ａ’断面図である。
表示電極２１の形成されたガラス基板１上に、クロム等
の金属でゲートバスライン３および各表示電極２１対応
にゲート電極３１がパターニングされている。その上に
窒化シリコンの絶縁層２２．アモルファスシリコン薄膜
２３が連続して成膜された後、フォトレジスト膜が塗布
され、ゲート電極３１をマスクにしてガラス基板１側よ
り露光され、続いて、現像される。
の金属でゲートバスライン３および各表示電極２１対応
にゲート電極３１がパターニングされている。その上に
窒化シリコンの絶縁層２２．アモルファスシリコン薄膜
２３が連続して成膜された後、フォトレジスト膜が塗布
され、ゲート電極３１をマスクにしてガラス基板１側よ
り露光され、続いて、現像される。
さらに、その上に上部電極とのオーミックコンタクトの
ためのｎ゛アモルファスシリコン膜２４およびアルミニ
ウム膜が形成され、ドレイン電極４１〜４３およびソー
ス電極５１〜５３および素子分離のためのパターニング
がなされた後、ゲート電極３１上のｎ＋アモルファスシ
リコン膜とアルミニウム膜が感光性樹脂膜と共に剥離さ
れ、ゲート電極３１を挟んでドレイン電極４１〜４３と
ソース電極５１〜５３が形成されて並列したトランジス
タが完成される。
ためのｎ゛アモルファスシリコン膜２４およびアルミニ
ウム膜が形成され、ドレイン電極４１〜４３およびソー
ス電極５１〜５３および素子分離のためのパターニング
がなされた後、ゲート電極３１上のｎ＋アモルファスシ
リコン膜とアルミニウム膜が感光性樹脂膜と共に剥離さ
れ、ゲート電極３１を挟んでドレイン電極４１〜４３と
ソース電極５１〜５３が形成されて並列したトランジス
タが完成される。
その後、並列して設けられたトランジスタのドレイン電
極４１〜４３が共通のドレインバスライン４に、また、
ソース電極５１〜５３が表示接続線８１〜８３にそれぞ
れ層間絶縁層２５に設けられたコンタクトホール６１〜
６３．７１〜７３を介して接続される。
極４１〜４３が共通のドレインバスライン４に、また、
ソース電極５１〜５３が表示接続線８１〜８３にそれぞ
れ層間絶縁層２５に設けられたコンタクトホール６１〜
６３．７１〜７３を介して接続される。
しかし、薄膜トランジスタの製作工程においては、第４
図のごとく下部のゲート電極３１と上部のドレイン電極
４１との間に、短絡箇所９１がしばしば発生することが
あり、このような短絡状態で複数のトランジスタが並列
に接続されると、ゲート電極３１とドレイン電極４２が
短絡している場合には、この短絡不良のトランジスタを
通して、ドレインバスライン４に共通に接続された複数
のトランジスタ全部が短絡されて使用不能となり、１ラ
イン全部の表示が不可となる。
図のごとく下部のゲート電極３１と上部のドレイン電極
４１との間に、短絡箇所９１がしばしば発生することが
あり、このような短絡状態で複数のトランジスタが並列
に接続されると、ゲート電極３１とドレイン電極４２が
短絡している場合には、この短絡不良のトランジスタを
通して、ドレインバスライン４に共通に接続された複数
のトランジスタ全部が短絡されて使用不能となり、１ラ
イン全部の表示が不可となる。
そこで、短絡不良のトランジスタが共通のドレインバス
ライン４に接続されないように、上部のドレイン電極お
よびソース電極が形成された時点で、全数のトランジス
タについてゲート電極とドレイン電極、ゲート電極とソ
ース電極の短絡を調べ、不良のトランジスタの配線をレ
ーザ光で切断していた。
ライン４に接続されないように、上部のドレイン電極お
よびソース電極が形成された時点で、全数のトランジス
タについてゲート電極とドレイン電極、ゲート電極とソ
ース電極の短絡を調べ、不良のトランジスタの配線をレ
ーザ光で切断していた。
上記従来の薄膜トランジスタにあっては、冗長性を持た
せ１つの表示電極に複数のトランジスタを設けても、短
絡不良のトランジスタを通して共通接続されているトラ
ンジスタ全てが駆動不能になるので、製造工程中で全数
のトランジスタを検査して、不良トランジスタを除去し
なければならないという問題があった。
せ１つの表示電極に複数のトランジスタを設けても、短
絡不良のトランジスタを通して共通接続されているトラ
ンジスタ全てが駆動不能になるので、製造工程中で全数
のトランジスタを検査して、不良トランジスタを除去し
なければならないという問題があった。
、本発明は、上記問題点を解消した薄膜トランジスタを
提供するもので、その手段は、複数の薄膜トランジスタ
のドレイン電極とドレインバスライン間に、ゲート電極
とドレイ４電極が短絡状態にあるトランジスタを共通の
ドレインバスラインから電気的に切り離すための低電流
で溶断可能な接続線が設けられて成ることを特徴とする
薄膜トランジスタによって解決される。
提供するもので、その手段は、複数の薄膜トランジスタ
のドレイン電極とドレインバスライン間に、ゲート電極
とドレイ４電極が短絡状態にあるトランジスタを共通の
ドレインバスラインから電気的に切り離すための低電流
で溶断可能な接続線が設けられて成ることを特徴とする
薄膜トランジスタによって解決される。
上記薄膜トランジスタにおいては、ゲート電極とドレイ
ン電極が短絡状態にあると、その間の抵抗が小さいこと
を利用して、ゲートバスラインとドレインバスライン間
に製造工程中または完成後に電圧を印加することにより
、ドレイン電極とドレインバスライン間に設けられた接
続線が溶断して、ゲート電極と短絡状態にあるドレイン
電極のみが選択的に共通のドレインバスラインから切り
離される。
ン電極が短絡状態にあると、その間の抵抗が小さいこと
を利用して、ゲートバスラインとドレインバスライン間
に製造工程中または完成後に電圧を印加することにより
、ドレイン電極とドレインバスライン間に設けられた接
続線が溶断して、ゲート電極と短絡状態にあるドレイン
電極のみが選択的に共通のドレインバスラインから切り
離される。
以下、図面を参照して本発明の実施例を詳細に説明する
。
。
第１図および第２図は本発明である１つの表示電極に２
つの逆スタガー形アモルファスシリコン薄膜トランジス
タを接続した表示デバイスの表示電極とトランジスタ部
分の構造を示す平面図およびＡ−Ａ ”断面図である。
つの逆スタガー形アモルファスシリコン薄膜トランジス
タを接続した表示デバイスの表示電極とトランジスタ部
分の構造を示す平面図およびＡ−Ａ ”断面図である。
ガラス基板ｌ上に表示電極２１．ゲートバスライン３お
よび各表示電極対応にゲート電極３１が形成され、その
上に絶縁Ｎ２２．アモルファスシリコン薄膜２３が連続
して成膜され、フォトレジスト膜が塗布されてゲート電
極３１をマスクにしてガラス基板１側より露光され、続
いて、現像される。
よび各表示電極対応にゲート電極３１が形成され、その
上に絶縁Ｎ２２．アモルファスシリコン薄膜２３が連続
して成膜され、フォトレジスト膜が塗布されてゲート電
極３１をマスクにしてガラス基板１側より露光され、続
いて、現像される。
その上に上部電極とのオーミックコンタクトのためのｎ
゛アモルファスシリコン膜２４およびアルミニウム膜が
形成され、ドレイン電極４１〜４３およびソース電極５
１〜５３および素子分離のためのバターニングがなされ
た後、ゲート電極３１上のｎ＋アモルファスシリコン膜
とアルミニウム膜が感光性樹脂膜と共に剥離され、ゲー
ト電極３１を挟んでドレイン電極４１〜４３とソース電
極５１〜５３が形成されて並列したトランジスタが完成
される。
゛アモルファスシリコン膜２４およびアルミニウム膜が
形成され、ドレイン電極４１〜４３およびソース電極５
１〜５３および素子分離のためのバターニングがなされ
た後、ゲート電極３１上のｎ＋アモルファスシリコン膜
とアルミニウム膜が感光性樹脂膜と共に剥離され、ゲー
ト電極３１を挟んでドレイン電極４１〜４３とソース電
極５１〜５３が形成されて並列したトランジスタが完成
される。
その後、並列して設けられたトランジスタのドレイン電
極４１〜４３が共通のドレインバスライン４に、幅５μ
ｍ、厚さ１００人のアルミニウムのドレイン接続線１１
〜１３．ドレインコンタクト９２により眉間絶縁層２５
に設けられたコンタクトホール６１〜６３を介して接続
され、また、クースミ極５１〜５３が表示接続線８１〜
８３に層間絶縁層２５に設けられたコンタクトホール７
１〜７３を介して接続されて並列したトランジスタが完
成される。
極４１〜４３が共通のドレインバスライン４に、幅５μ
ｍ、厚さ１００人のアルミニウムのドレイン接続線１１
〜１３．ドレインコンタクト９２により眉間絶縁層２５
に設けられたコンタクトホール６１〜６３を介して接続
され、また、クースミ極５１〜５３が表示接続線８１〜
８３に層間絶縁層２５に設けられたコンタクトホール７
１〜７３を介して接続されて並列したトランジスタが完
成される。
次に、このドレイン接続線１１〜１３の作用について述
べる。複数のゲートバスライン３と複数のドレインバス
ライン４がそれぞれまとめられて、その間に電圧が印加
されると、ゲート電極３１とドレイン電極４２が短絡し
ている場合は、ドレインバスライン４とドレイン電極４
２の間に設けられたドレイン接続＆１ｌ１２が溶断され
て、短絡箇所９１がある不良トランジスタのドレイン電
極４２が共通のドレインバスライン４から切り離される
。このとき、電流制限用の保護抵抗を介して通電すれば
より安全に溶断できる。
べる。複数のゲートバスライン３と複数のドレインバス
ライン４がそれぞれまとめられて、その間に電圧が印加
されると、ゲート電極３１とドレイン電極４２が短絡し
ている場合は、ドレインバスライン４とドレイン電極４
２の間に設けられたドレイン接続＆１ｌ１２が溶断され
て、短絡箇所９１がある不良トランジスタのドレイン電
極４２が共通のドレインバスライン４から切り離される
。このとき、電流制限用の保護抵抗を介して通電すれば
より安全に溶断できる。
なお、薄膜トランジスタの動作電流は非常に小さいので
、正常なトランジスタのドレイン接続線１２が使用時に
溶断することはない。
、正常なトランジスタのドレイン接続線１２が使用時に
溶断することはない。
以上説明したように本発明によれば、トランジスタのド
レインバスラインとドレイン電極間に低電流で溶断可能
なドレイン接続線が設けられることにより、トランジス
タが完成後、短絡箇所のあるトランジスタのドレイン接
続線が溶断され、共通配線から選択的に容易に切り離す
ことができ、工数が大幅に減少でき、かつ、検査もれの
恐れもないといった効果がある。
レインバスラインとドレイン電極間に低電流で溶断可能
なドレイン接続線が設けられることにより、トランジス
タが完成後、短絡箇所のあるトランジスタのドレイン接
続線が溶断され、共通配線から選択的に容易に切り離す
ことができ、工数が大幅に減少でき、かつ、検査もれの
恐れもないといった効果がある。
第１図および第２図は本発明である１つの表示電極に２
つの逆スタガー形アモルファスシリコン薄膜トランジス
タを接続した表示デバイスの表示電極とトランジスタ部
分の構造を示す平面図およびＡ−Ａ ”断面図、 第３図および第４図は従来の１つの表示電極に２つの逆
スタガー形アモルファスシリコン薄膜トランジスタを接
続した表示デバイスの表示電極とトランジスタ部分の構
造を示す平面図およびＡ二Ａ′断面図である。 図において、 １はガラス基板、 ３はゲートバスライン、４は
ドレインバスライン、 １１〜１３はドレイン接Ｖｔ線、 ２１は表示電極、 ２２は絶縁層、２３はアモル
ファスシリコン薄膜、 ２４はｎ”アモルファスシリコン膜、 ２５は眉間絶縁層、 ３１はゲート電極、４１〜４
３はドレイン電極、５１〜５３はソース電極、６１〜６
３．７１〜７３はコンタクトホール、９１は短絡箇所、
９２はドレインコンタクト、それぞれ示す。
つの逆スタガー形アモルファスシリコン薄膜トランジス
タを接続した表示デバイスの表示電極とトランジスタ部
分の構造を示す平面図およびＡ−Ａ ”断面図、 第３図および第４図は従来の１つの表示電極に２つの逆
スタガー形アモルファスシリコン薄膜トランジスタを接
続した表示デバイスの表示電極とトランジスタ部分の構
造を示す平面図およびＡ二Ａ′断面図である。 図において、 １はガラス基板、 ３はゲートバスライン、４は
ドレインバスライン、 １１〜１３はドレイン接Ｖｔ線、 ２１は表示電極、 ２２は絶縁層、２３はアモル
ファスシリコン薄膜、 ２４はｎ”アモルファスシリコン膜、 ２５は眉間絶縁層、 ３１はゲート電極、４１〜４
３はドレイン電極、５１〜５３はソース電極、６１〜６
３．７１〜７３はコンタクトホール、９１は短絡箇所、
９２はドレインコンタクト、それぞれ示す。
Claims (1)
- 同一基板上に形成されて成る複数の薄膜トランジスタを
それぞれ各電極対応に共通接続して使用される並列駆動
用薄膜トランジスタにおいて、前記複数の薄膜トランジ
スタの各入力電極と共通接続用の入力電極バスライン間
に、該入力電極の最大定格電流より大きな電流で溶断さ
れる入力電極切り離し用の接続線が設けられて成ること
を特徴とする薄膜トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59223708A JPS61100970A (ja) | 1984-10-23 | 1984-10-23 | 薄膜トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59223708A JPS61100970A (ja) | 1984-10-23 | 1984-10-23 | 薄膜トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61100970A true JPS61100970A (ja) | 1986-05-19 |
| JPH0464189B2 JPH0464189B2 (ja) | 1992-10-14 |
Family
ID=16802415
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59223708A Granted JPS61100970A (ja) | 1984-10-23 | 1984-10-23 | 薄膜トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61100970A (ja) |
-
1984
- 1984-10-23 JP JP59223708A patent/JPS61100970A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0464189B2 (ja) | 1992-10-14 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |