JPS61102569A - 高速論理シミユレ−シヨン装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は論理回路のシミュレーションに係り、特に大規
模回路のゲートレベルシミュレーションを高速に実行す
るのに好適な算用装置に関する。

〔発明の背景〕

論理シミュレーション専用装置としては、ゲートレベル
のもの（Ｇ、Ｆ、ｐｆｉｓｔｅｒ　：’Ｉ’ｈｅ　　Ｙ
ｏｒｋ−ｔｏｗｎ　　３１ｍｎ１ａｔ＋ｏｎ　、Ｅｎｇ
ｉｎｅ、　　１９ｔｈ　　］）ｅｓｉｇｎ体 ７１ｓｔｏｍａｔｉｏｎ　　Ｃｏｎｆｅｒｅｎｃｅ）、
機能レベルのもの（佐々木：超高速シミュレータ（ＨＡ
Ｌ）の概優、情報処理第２６回全国大会）が発表されて
いる。本発明に近い前者の公知例では、単位遅延しか扱
えずまた３値（０，１，不定）シミュレーションしか行
えないため、最近ニーズの急増しているＭＯ８素子の回
路の論理シミュレーションを精度良く行うことができな
いという欠点があった。

〔発明の目的〕

本発明の目的は、ＭＯ８素子を含む大規模回路の６）ン
」里シミュレーションを、高速にかつ精度良く実行する
４川装置を提供することにある。

〔発明の概要〕

調理シミュレーションにおける処理を、■活性化された
素子の登録と読み出し、■当該素子の種類（ＡＮＤ、Ｏ
Ｒなど）と入力ピンの状態の読み出し、■当該素子の論
理演算と出力状態変化の有無の判定、■当該素子の出力
先素子および遅延時間の読み出しの４つ部分処理に分け
、それぞれを専用の・・−ドクエアで実現し、■→■→
■→■→■・・・・・・の順にデータあるいは演算命令
を巡回させることによりｂ浦理シミュレーションを高速
に実行する。

〔発明の実１．１４例〕 以下、本発明の実施例を第１図〜第５図により説明する
。

本実施例では、第１図に示すように演算装置全体を３重
のループで構成している。第１（または第２．第３、以
下カッコ内はバ貝序に従い読み変えること）のループ１
７（１８，１９）は活性化された素子の登録および読み
出しを行う登録・読出装置１（２，３）、当該素子の種
類および入力ピンの状態を読み出す素子入力側読出装置
４（５゜６）、当該素子の調理演算を行い出力状態変化
の有無を判定する判定装置７　（８，９）、ＦｉＦｏの
機能を持つデータバッファ１０（１１，１２）、当該素
子の出力先素子と遅延時間を読み出す素子出力側読出装
置１３（１４，１５）、および交換ネットワーク１６か
ら構成される。

ところで、シミュレーションの対象である論理回路はル
ープの多重度に等しい数のサブ回路に分割されていると
する。素子の種類、接続構造、遅延時間などに関するデ
ータは、サブグラフ対応に分割されて各ループに割当て
られ、当該ループの装置内に格納されるものとする。

ヶｌ□。工よＱＩｈ（Ａ、４゜、ヵお１〜３　　□ｉは
、第２図に示すようにイベントプロセッサ２０とイベン
トメモリ２１から構成される。イベントメモリ２１は、
独立にアクセス可能なタイムホイール２２とイベントリ
スト２３から構成される。

タイムホイール２２には、各時刻対応にイベントリスト
のヘッドポインタＨとテイルポインタＴの対が格納され
ている。イベントリスト２３には、活性化された素子の
番号０１当該素子の状態変化があった入力ピン番号Ｎ、
当該入力ピンの状態値ＳがポインタＰでつながれ路網さ
れている。なお、状態値Ｓとしては、レベル０，１．Ｘ
（不定）のほか、ストレングスとして４値（Ｄｒｉｖｉ
ｎｇ　。

Ｒｅ５ｉｓｔｉｖｅ　、　Ｈｉｇｈ　　Ｉｍｐｅｄａｎ
ｃｅ　Ｘ　（不定））を考慮し３Ｘ４＝１２１直とすれ
ば、〜■Ｏ８を扱うのに十分な積置が得られる。

装置４〜６は、第３図に示すようにファンインプロセッ
サ３０、素子メモリ３１から構成される。

素子メモリ３１は、独立にアクセス可能な、活性化素子
リスト３２、素子種類テーブル３３、入力値テーブル３
４から構成される。活性化素子リストには素子番号Ｇが
、素子種類テーブルには素子＞４類ＯＰおよび入力値テ
ーブルのポインタＰの対が、入力値テーブルには当該素
子のすべての入力ピンの状態値８１　＋　８２　＋・・
・・・・格納されている。

装置７〜９は、第４図に示すようにエバリユエーション
ユニット４０と状態メモリ４４から構成サレル。エバリ
ユエーションユニット４０Ｖｉ、入゛　力信号のデータ
圧縮を行うデータ圧縮回路４１、各素子ごとの真理値表
を記憶したメモリ４２、出力の状態変化の有無を判定す
る判定回路４３から構成される。なおデータ圧縮回路は
状態の数を増やしたとき生ずる冗長なあるいは無意味な
入力の組合せを排除し、真理値表に必要なメモリ容量を
減少させるために設けたものである。状態メモリ４４に
は素子番号対応に当該素子の出力ピンの状態が格納され
ている。

装置１３〜１５は、第５図に示すようにファンアウトプ
ロセッサ５０と接続構造メモリ５１から構成される。接
続構造メモリ５１は、独立にアクセス可能なポインタテ
ーブル５２と、出力光テーブル５３から千１】ｒ成され
る。ポインタテーブルには出力光テーブルのポインタＰ
が、出刃先テープルには出刃先の素子番号０１　当該素
子の入力ピン番号Ｎ１遅延時間ｄが格納されている。な
お、遅延時間としては伝播遅延も考慮し、出力先素子の
遅延時間に伝播遅延時間を加えた値を与えるものとする
。出刃先は一般に複数あり、出刃先テーブルの読み出し
軽重は、格納データがＥＮＤフラグであることにより判
定するものとする。

交換ネットワーク１６は、入力データをヘッダ部のアド
レスに従って分配する機能を持ち、多段ネットワーク、
またはクロスバスイッチなどで構成するものとする。

上記各部の動作は、第６図に示すように犬きく二つのフ
ェーズに分れる。フェーズＩでは、イベントプロセッサ
とファンインプロセッサだけが稼動シ、エバリユエーシ
ョンユニットおよび７アンアウトプロセツサはアイドル
状態にある。７エーズ■では、全プロセッサが同時に稼
動する。

フェーズＩにおける動作を第２図、第３図に従い説明す
る。まず、第２図のイベントプロセッサ２０は、現在時
刻ｔに活性化した素子番号Ｇ、入力ピン番号Ｎ１入力ピ
ン状態値ｓｔ−読み出４し、（Ｇ、Ｎ、Ｓ）の組を７ア
／インプロセツサに送出する。第３図の７ア／インプロ
セツサ３０は（Ｇ、Ｎ、Ｓ）の組を受取シ、Ｇを活性化
素子リスト３２に、Ｓを入力値テーブル３４に書き込む
。

すべての活性化素子についてこの処理が終れば、フェー
ズＩは終了する。

次にフェーズ■の動作説明を第２図〜第５図によシ行う
。第３図のファンインプロセッサ３０は活性化素子リス
トに登録されている素子について素子番号０１槙類ＯＰ
、当該素子のすべての入力ピンの状態８＋　＋　８２　
＋・・・・・・を素子メモリ３１から読み出し、（Ｇ、
ＯＦ、ａｓ　、Ｓｓ　、・・・・・・）の組ｔエバリユ
エーションユニットに送出する。なお、入力点数が多い
場合は分割して送信できるような機能を持たせれば良い
。第４図のエバリユエーションユニット４０は（Ｇ、Ｏ
Ｆ、Ｓ電、Ｓ２゜・・・・・・）の組を受取り、データ
圧縮回路４１に入力する。フリップフロップ等論理演算
に内部状態も必要なものについては、状態メモリ４４か
ら読み出した値を同時に入力するものとする。データ圧
縮回路４１の出力は真理値表メモリ４２のアドレスとな
り、メモリ４２から読み出されたイ直が当該素子の新た
な出力となる。当該出力と以前の出力の一致不一致を判
定回路４３にて判定し、変化があった場合は、新たな出
力値Ｓを状態メモリ４４に書き込むとともに、（Ｇ、Ｓ
）の組をデータバッファに送る。第５図のファンアウト
プロセッサ５０はデータバッファから、（Ｇ、Ｓ）の組
を取出した後、出刃先の素子番号Ｇ１　　ピン番号Ｎ１
遅延時間ｄを接続構造メモリ５１から読み出し、（（Ｇ
、Ｎ、Ｓ、ｄ）の組を交換ネットワーク１６に向けて出
力する。この処理をすべての出刃先に対して行った後、
次の（Ｇ、Ｓ）の組をデータバッファから取出すものと
する。

交換ネットワーク１６は、素子番号Ｇをデコードして、
（Ｇ、Ｎ、８．ｄ）の組を３つのイベントプロセッサの
いずれかに送る。すなわち、Ｇに関する情報を格納した
イベントメモリに接続されているイベントプロセッサに
向けて当該データを送るものとする。第２図のイベント
プロセッサ２０は、（Ｇ、Ｎ、Ｓ、ｄ）の組を受取シ、
現在時刻ｔ、と遅延時間ｄから活性化予定時刻ｔ＋ｄを
計算した後、（Ｇ、Ｎ、Ｓ）を当該時刻のイペノトリス
ト２３に登録する。

以上の処理はループに沿ってパイプライン的に実行され
る。すなわち、フェーズＩでは、イベントプロセッサと
ファンインプロセッサが、ｔ７’ｃ７エーズ■ではイベ
ントプロセッサ、ファンインプロセッサ、エバリユエー
ションユニット、ファンアウトプロセッサ、交換ネット
ワークのそれぞれが、異った素子に対する処理を同時に
行なっている。

以上、１つのループに着目して動作を説明してきたが、
多重ループの場合は、交換ネットワークを介してデータ
の交換を行いながら並列に計算を進める。さらに並列度
を高めたければ、ループ数を増やすことにより構成上の
具体的な変更を行うことなしに拡張を図ることが可能で
ある。

第１図には記載していないが、演算装置ｄはホストコ／
ピユータ（マイコンレベルのもので可）Ｋ接続され、メ
モリへのデータのロード、演算結果の読み出し、フェー
ズＩとフェーズ■の切換え制御はホストコンピュータが
行うものとする。

〔発明の効果〕

本発明によれば、問題に内在する並列性と最大限に引き
出して計算することができるので、論理シミュレーショ
ンの高速化が可能である。たとえば、Ｍ２Ｏ０−）（ク
ラスの大型計算機が約５Ｘ１０’素子／秒の連装でシミ
ュレーションを実行スるのに対し、本発明によれば、ル
ープ数が４のとき１．２Ｘ１０’素子／秒、ループ数が
１６のとき４．８Ｘ１０’索子／秒でシミュレーション
可能である。ただし、マシンサイクルは１００ｎｓと仮
定している。

公知の論理シミュレーション専用装！（Ｇ、Ｆ。

ｐｆｉｓｔｅｒ：’ｌ”ｈｅ　　Ｙｏｒｋｔｏｗｒ　　
Ｓｉｍｕｌａｔｉｏｎ］：ｎｇｉｎｅ　、前出）と比較
した場合、公知例では単位遅延しか扱えないのに対し伝
播遅延も含めた標準遅延が扱える。また状態の数を多く
とれる、などの理由ＶＣよシ精贋の高いシミュレーショ
ンが可能である。

さらに本発明の効果として、目的を限定しているのでハ
ードウェア量が少なくて済むこと、拡張性に富み並列度
をさらに向上させることが容易であることが挙げられる
。

【図面の簡単な説明】

３のブロック構成図、第３図は第１図の装置４〜６のブ
ロック構成図、第４図は第１図の装置７〜８のブロック
構成図、第５図は第１図の装［１３〜１５のブロック構
成図、第６図は本発明の動作説明図である。 １〜３・・・登録・読出装置（イベントプロセッサを含
む装置）、４〜６・・・素子入力側読出装置（７アンイ
ンプロセツサを含む装置）、７〜９・・・判定装置（エ
バリユエーションユニットｔｌｔｒ装り、　　　　　　
１１゜１０〜１２・・・データバッファ、１３〜゛１５
・・・素子出力側読出装置（ファンアウトプロセッサを
含む装置）、１６・・・交換ネットワーク、１７〜１９
・・・第１〜第３のループ、２０・・・イベントプロセ
ッサ、２１・・・イベントメモリ、２２・・・タイムホ
イール、２；３・・・イベントリスト、３０・・・ファ
ンインプロセッサ、３１・・・素子メモリ、３２・・・
活性化素子リスト、３３・・・素子種類テーブル、３４
・・・入力値テーブル、４０・・・エバリユエーション
ユニット、４１・・・データ圧縮回路、４２・・・真理
値狭メモリ、４３・・・判定回路、４４・・・状態メモ
リ、５０・・・ファンアウトプロセッサ、５１・・・接
続構造メモリ、５２・・・＼、二／ ＶＪｔ　　図 ■　Ｚ　図 Ｚ３図 不　　４　　図 第５図 第２図 工 ３１８４（７３１５Ｚ 手続補正書（方式） 事件の表示 昭和　５９　年特許願第　２２３９１８　　号発明の名
称 高速論理シミエレーシ１ン装置 補正をする者 Ｔｌ魁の耶　特許出願人 名　　称　　　１５＋１）１株式会ｉＦ　　　日　　立
　　製　　作　　折代　　　理　　　人 居　　所　　〒ｌ［Ｘ］東京都千代田区丸の内−丁目５
番１号株式会＞＋、日立”Ｊ２ｎ所内”６Ｌ＜　’Ｉｊ
＋ｉ’、　２１２−１１１１　＋大代表１補′ＩＥ　（
７）　Ｔｏを象明細書の「発明の詳細な説明」の欄補正
の内容 明細書の第２頁、１１行目 「トレベルのもの（」を［トレベルのもの°ジー・エフ
・ブイスター：ヨークタウン模擬エンジン、第１９回設
計自動化コンファレンス”（」に補正する。 以上

Claims (1)

1. 【特許請求の範囲】 １、すくなくとも１個の入力ピンと出力ピンとを有する
   論理素子を複数個組み合わせてなる論理回路の動作をシ
   ミュレーションする論理シミュレーション装置において
   、入力ピンの状態が変化した論理素子の登録および読出
   しをおこなう第１の手段と、該論理素子の種類と全入力
   ピンの状態を読出す第２の手段と、読出された入力ピン
   の状態にたいして該論理素子の種類に応じた論理演算を
   実行したとき状態変化を生じた出力ピンの有無を判定す
   る第３の手段と、状態変化を生じた出力ピンの行先論理
   素子に関する情報の読出しをおこなう第４の手段と、該
   読出された情報を上記第１の手段に送出する第５の手段
   とからなることを特徴とする高速論理シミュレーション
   装置。 ２、上記第５の手段はＮ（Ｎ：２以上の整数）組の第１
   〜第４の手段を設けたとき、Ｎ個の第４の手段から読出
   された情報を所望の第１の手段に送出する交換回路網か
   らなることを特徴とする第１項の高速論理シミュレーシ
   ョン装置。