JPS6110258A - 半導体集積回路の形成方法 - Google Patents
半導体集積回路の形成方法Info
- Publication number
- JPS6110258A JPS6110258A JP60129711A JP12971185A JPS6110258A JP S6110258 A JPS6110258 A JP S6110258A JP 60129711 A JP60129711 A JP 60129711A JP 12971185 A JP12971185 A JP 12971185A JP S6110258 A JPS6110258 A JP S6110258A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- contact
- source
- gate
- drain
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/01—Manufacture or treatment
- H10D64/011—Manufacture or treatment of electrodes ohmically coupled to a semiconductor
Landscapes
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野Ｊ
本発明は半導体集積回路、特に接点および内部接続導体
（素子間の配線）の構造に関する。
（素子間の配線）の構造に関する。
第１Ａ図〜第１Ｃ図は従来の半導体集積回路、特にＭＯ
ＳＦＥＴの断面図であり、特に接点および内部接続導体
の製造工程を示したものである。
ＳＦＥＴの断面図であり、特に接点および内部接続導体
の製造工程を示したものである。
従来技術によれば、まず最初にＭＯＳＦＥＴのような素
子が形成される。そして、リン・ケイ耐塩のようなパシ
ベーション層が、ＭＯ５ｐＥ７の士に均一に形成される
。そして次に接点用孔が画定され、その部分のパシベー
ション層がエツチング除去される。最終的に、アルミニ
ウム合金のような金属層が形成されそしてパターン化さ
れ、完全な半導体集Ｉｎ回路としての接点および接続導
体が形成される。この従来技術は一般的には許容し得る
ものであるけれども、素子の大きさが除々に小型化する
につれｒｔｌｊ ｆｆｌとなってきた。その一つは、従
来技術ではホトリソグラフィにおける不整合、および接
点エツチングの期間中のアンダーカットの問題があった
。したがって、ＭＯＳＦＥＴの場合、ソースおよびドレ
イン領域のために、ポリシリコンゲートのｔ４部および
フィールド酷化物の端部からある距離だけ余分に間隔を
設けなければならない。このように余分にスペースを必
要とすることは集積回路全体の大きさを大きくし、また
接合容量を増加させる。さらに、集積回路中に製造でき
る能動素子の密度を制限してしまう。さらに、接点用孔
と能動素子の端部との間の余分なスペースは抵抗値を増
加させ、素子の性能を低下させる。
子が形成される。そして、リン・ケイ耐塩のようなパシ
ベーション層が、ＭＯ５ｐＥ７の士に均一に形成される
。そして次に接点用孔が画定され、その部分のパシベー
ション層がエツチング除去される。最終的に、アルミニ
ウム合金のような金属層が形成されそしてパターン化さ
れ、完全な半導体集Ｉｎ回路としての接点および接続導
体が形成される。この従来技術は一般的には許容し得る
ものであるけれども、素子の大きさが除々に小型化する
につれｒｔｌｊ ｆｆｌとなってきた。その一つは、従
来技術ではホトリソグラフィにおける不整合、および接
点エツチングの期間中のアンダーカットの問題があった
。したがって、ＭＯＳＦＥＴの場合、ソースおよびドレ
イン領域のために、ポリシリコンゲートのｔ４部および
フィールド酷化物の端部からある距離だけ余分に間隔を
設けなければならない。このように余分にスペースを必
要とすることは集積回路全体の大きさを大きくし、また
接合容量を増加させる。さらに、集積回路中に製造でき
る能動素子の密度を制限してしまう。さらに、接点用孔
と能動素子の端部との間の余分なスペースは抵抗値を増
加させ、素子の性能を低下させる。
従来、上述の欠点を除去するために種々の方法が試みら
れてきた。ＭＯＳＦＥＴの場合、一つの方法は、接合領
域を小さくするために、ソースおよびドレインに接する
ポリシリコン層を使用することである。この方法は第２
図に示されている。
れてきた。ＭＯＳＦＥＴの場合、一つの方法は、接合領
域を小さくするために、ソースおよびドレインに接する
ポリシリコン層を使用することである。この方法は第２
図に示されている。
第２図は従来の半導体集積回路、特にＭＯＳＦＥＴの断
面図である。ポリシリコン層と金属層との接点はフィー
ルド酷化物上に形成される。この方法の主たる欠点は、
ポリシリコン層をエツチングする期間中にシリコン基板
もエツチングされてしまうことである。 よって、実効
接合深さに影響が生じ、また基板が損傷する。他の欠点
は、ソースまたはドレイン領域と金属との間にあるポリ
シリコンに関連する抵抗の問題である。この抵抗を小さ
くするために、ポリシリコンが画定された後に、例えば
、チタニウムの耐火金属層が均一に形成される。そして
耐火金属層は熱処理され、ソース、ドレイン、ゲートと
およびポリシリコン上に低抵抗のケイ化物層が形成され
る。そして反応させなかった耐火金属が選択的に除去さ
れ、１４３図に示した構造が得られる。第３図は従来の
半導体集積回路、特にＭＯＳＦＥＴの断面図であり、第
２図の集積回路を改良したものである。
面図である。ポリシリコン層と金属層との接点はフィー
ルド酷化物上に形成される。この方法の主たる欠点は、
ポリシリコン層をエツチングする期間中にシリコン基板
もエツチングされてしまうことである。 よって、実効
接合深さに影響が生じ、また基板が損傷する。他の欠点
は、ソースまたはドレイン領域と金属との間にあるポリ
シリコンに関連する抵抗の問題である。この抵抗を小さ
くするために、ポリシリコンが画定された後に、例えば
、チタニウムの耐火金属層が均一に形成される。そして
耐火金属層は熱処理され、ソース、ドレイン、ゲートと
およびポリシリコン上に低抵抗のケイ化物層が形成され
る。そして反応させなかった耐火金属が選択的に除去さ
れ、１４３図に示した構造が得られる。第３図は従来の
半導体集積回路、特にＭＯＳＦＥＴの断面図であり、第
２図の集積回路を改良したものである。
本発明は従来技術の利点をそのまま有し、低抵抗内部接
続体および接点を有し、且つ従来素子よりも構造を簡単
にせんとするものである。さらにＭＯＳＦＥＴの場合、
ソースおよびドレイン領域の面１１表小さくし、また金
属層への接点を素子間で共用するものである。その結果
、より集積度の高い半導体集積回路を形成せんとするも
のである。
続体および接点を有し、且つ従来素子よりも構造を簡単
にせんとするものである。さらにＭＯＳＦＥＴの場合、
ソースおよびドレイン領域の面１１表小さくし、また金
属層への接点を素子間で共用するものである。その結果
、より集積度の高い半導体集積回路を形成せんとするも
のである。
本発明の一実施例において、ＭＯＳＦＥＴが形成された
後、該ＭＯＳＦＥＴ上に醸化物ｌＩＩ壁スパスペーサ成
される。そして耐火金属層上にアモルファス・シリコン
層が形成された混合層が、ＭＯＳＦＥＴ上に均一に形成
される。次に耐火金属層をエッチ・ストップとして使用
してアモルファス・シリコン層がエツチングされる。こ
れにより下部にあるシリコン基板がエツチングされるの
が防止される。パターン化されたアモルファス・シリコ
ン層は、ソース、ドレインおよびゲート領域に対する接
点リードを画定する。例えば熱処理することによって、
パターン化されたアモルファス・シリコン層と耐火金属
層とを反応させることによって、パターン化されたケイ
化物層が形成される（反応させない耐大金属領域を除去
した後）、ケイ化物層はソース、ドレインおよびゲート
領域上にも形成される。この方法によれば、ケイ化物層
によってソース、ドレインおよびゲート領域に対する自
己整合型接点が形成される。次にパシベーション層が均
一に形成される。最終的に接点用孔が画定そしてパシベ
ーション層を介して形成され、そして金属とＨ火金属ケ
イ化物層との接点がフィールド酷化物上に形成される。
後、該ＭＯＳＦＥＴ上に醸化物ｌＩＩ壁スパスペーサ成
される。そして耐火金属層上にアモルファス・シリコン
層が形成された混合層が、ＭＯＳＦＥＴ上に均一に形成
される。次に耐火金属層をエッチ・ストップとして使用
してアモルファス・シリコン層がエツチングされる。こ
れにより下部にあるシリコン基板がエツチングされるの
が防止される。パターン化されたアモルファス・シリコ
ン層は、ソース、ドレインおよびゲート領域に対する接
点リードを画定する。例えば熱処理することによって、
パターン化されたアモルファス・シリコン層と耐火金属
層とを反応させることによって、パターン化されたケイ
化物層が形成される（反応させない耐大金属領域を除去
した後）、ケイ化物層はソース、ドレインおよびゲート
領域上にも形成される。この方法によれば、ケイ化物層
によってソース、ドレインおよびゲート領域に対する自
己整合型接点が形成される。次にパシベーション層が均
一に形成される。最終的に接点用孔が画定そしてパシベ
ーション層を介して形成され、そして金属とＨ火金属ケ
イ化物層との接点がフィールド酷化物上に形成される。
第４Ａ図〜第４Ｄ図は本発明による半導体集積回路の断
面図であり、その製法過程を示したものである。図にお
いて集積回路素子１０、例えばＭＯＳＦＥＴが従来技術
によって形成される。次に醜化物側壁スペーサ１５がポ
リシリコンゲート２０に対して形成される。これらスペ
ーサ１５は、化学蒸着法（ＣＶＤ）により形成された二
酷化シリコンの均一層を異方性エツチングすることによ
り形成される０次に、耐火金属層２６とアモルファス・
シリコン層２５との混合層が、アモルファスシリコン層
ｚ５が耐火金属層２６の上になるように、スペーサ１５
を含んでスパッタ形成される。
面図であり、その製法過程を示したものである。図にお
いて集積回路素子１０、例えばＭＯＳＦＥＴが従来技術
によって形成される。次に醜化物側壁スペーサ１５がポ
リシリコンゲート２０に対して形成される。これらスペ
ーサ１５は、化学蒸着法（ＣＶＤ）により形成された二
酷化シリコンの均一層を異方性エツチングすることによ
り形成される０次に、耐火金属層２６とアモルファス・
シリコン層２５との混合層が、アモルファスシリコン層
ｚ５が耐火金属層２６の上になるように、スペーサ１５
を含んでスパッタ形成される。
マスク（図示せず）の助けにより、アモルファス・シリ
コン層が選択したパターンにエツチングされる。このパ
ターン化工程の期間中、下部にあるＨ大金成層２６はエ
ッチ・ストップ体として動作する。次に、素子１０は熱
処理サイクルにかけられる。その結果、素子１０のソー
ス、ドレイン領域３５と、ゲート領域２０と、パターン
化されたアモルファス・シリコン層の下部の他の領域４
５とに直接接触するＨ大金属ケイ化物層３０が形成され
る。そして反応を受けていない耐火金属層の領域５０は
選択的に除去される。もし耐火金属層がチタニウムであ
るならば、選択的化学エッチにより除去される。ｆｌ終
的にパシベーション層５５が形成され、耐火金属ケイ化
物層３０と金属６５との間の接点用孔がパシベーション
層５５上に画定され、そして金ｓ６５が蒸着され、パタ
ーン化され、接点用孔６０に対し露出されたケイ化物層
への接点が形成される。上述した実施例によれば、耐火
金属ケイ化物層３０は、ソース、ドレイン領域３５、ゲ
ート領域２０に対する自己整合型接点を形成する。
コン層が選択したパターンにエツチングされる。このパ
ターン化工程の期間中、下部にあるＨ大金成層２６はエ
ッチ・ストップ体として動作する。次に、素子１０は熱
処理サイクルにかけられる。その結果、素子１０のソー
ス、ドレイン領域３５と、ゲート領域２０と、パターン
化されたアモルファス・シリコン層の下部の他の領域４
５とに直接接触するＨ大金属ケイ化物層３０が形成され
る。そして反応を受けていない耐火金属層の領域５０は
選択的に除去される。もし耐火金属層がチタニウムであ
るならば、選択的化学エッチにより除去される。ｆｌ終
的にパシベーション層５５が形成され、耐火金属ケイ化
物層３０と金属６５との間の接点用孔がパシベーション
層５５上に画定され、そして金ｓ６５が蒸着され、パタ
ーン化され、接点用孔６０に対し露出されたケイ化物層
への接点が形成される。上述した実施例によれば、耐火
金属ケイ化物層３０は、ソース、ドレイン領域３５、ゲ
ート領域２０に対する自己整合型接点を形成する。
本発明の一実施例によるＭＯＳＦＥＴの場合、ソースお
よびドレイン領域３５への接点はパシベーション層５５
上に画定された接点用孔とは無関係であるので（これは
従来と同様）、ソースおよびドレイン領域３５の面積を
小さくすることができる。さらに、接合容量を小さくで
きると共に集積度を上げることができる。さらに、複数
個のＭＯＳＦＥＴを相互接続するために低抵抗ケイ化物
層を用いることができる。そしてケイ化物層から金属層
への接続体は複数個の素子間で共用させることができる
。このことは集積回路中の接続体の鮫を減少させ、集積
度の向上を導びく。なお、本発明による構造はＰおよび
ＮチャンネルＭＯ５ＦＥＴに同様に適応でき、またＰお
よびＮポリシリコンゲートにも適応できる。さらに、こ
の自己整合型接点技術はバイポーラ・トランジスタにも
適応できる。
よびドレイン領域３５への接点はパシベーション層５５
上に画定された接点用孔とは無関係であるので（これは
従来と同様）、ソースおよびドレイン領域３５の面積を
小さくすることができる。さらに、接合容量を小さくで
きると共に集積度を上げることができる。さらに、複数
個のＭＯＳＦＥＴを相互接続するために低抵抗ケイ化物
層を用いることができる。そしてケイ化物層から金属層
への接続体は複数個の素子間で共用させることができる
。このことは集積回路中の接続体の鮫を減少させ、集積
度の向上を導びく。なお、本発明による構造はＰおよび
ＮチャンネルＭＯ５ＦＥＴに同様に適応でき、またＰお
よびＮポリシリコンゲートにも適応できる。さらに、こ
の自己整合型接点技術はバイポーラ・トランジスタにも
適応できる。
第１Ａ図から第１Ｃ図は従来の半導体集積回路の断面図
、第゛２図は従来の半導体集積回路の断面図、第３図は
従来の半導体集積回路の断面図、第４Ａ図から第４Ｄ図
は本発明による半導体集積回路の断面図である。 １０：半導体素子、２０：ポリシリコン・ゲート、２５
アモルファス・シリコンＷ、２６：ｌｌ１４火金属層
、３０ ケイ化物層、３５ ソースおよびドレイン領域
、５５．パシベーション層、６０接点孔、６５・金属層
、第゛２図は従来の半導体集積回路の断面図、第３図は
従来の半導体集積回路の断面図、第４Ａ図から第４Ｄ図
は本発明による半導体集積回路の断面図である。 １０：半導体素子、２０：ポリシリコン・ゲート、２５
アモルファス・シリコンＷ、２６：ｌｌ１４火金属層
、３０ ケイ化物層、３５ ソースおよびドレイン領域
、５５．パシベーション層、６０接点孔、６５・金属層
Claims (1)
- 選択領域と、前記選択領域に直接接続された第１端部と
該第１端部から延長された第２端部とを有するケイ化物
層と、前記ケイ化物層上に形成され、前記第２端部の近
傍に接点用孔が設けられたパシベーシヨン層とより成る
半導体集積回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US62128584A | 1984-06-15 | 1984-06-15 | |
| US621285 | 1984-06-15 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6110258A true JPS6110258A (ja) | 1986-01-17 |
| JPH0682758B2 JPH0682758B2 (ja) | 1994-10-19 |
Family
ID=24489544
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60129711A Expired - Lifetime JPH0682758B2 (ja) | 1984-06-15 | 1985-06-14 | 半導体集積回路の形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0682758B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63117420A (ja) * | 1986-11-06 | 1988-05-21 | Nippon Telegr & Teleph Corp <Ntt> | シリサイド層の形成方法 |
| JPS6419722A (en) * | 1987-06-26 | 1989-01-23 | Hewlett Packard Yokogawa | Integrated circuit and manufacture thereof |
| US4822749A (en) * | 1987-08-27 | 1989-04-18 | North American Philips Corporation, Signetics Division | Self-aligned metallization for semiconductor device and process using selectively deposited tungsten |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49131585A (ja) * | 1973-04-20 | 1974-12-17 |
-
1985
- 1985-06-14 JP JP60129711A patent/JPH0682758B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49131585A (ja) * | 1973-04-20 | 1974-12-17 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63117420A (ja) * | 1986-11-06 | 1988-05-21 | Nippon Telegr & Teleph Corp <Ntt> | シリサイド層の形成方法 |
| JPS6419722A (en) * | 1987-06-26 | 1989-01-23 | Hewlett Packard Yokogawa | Integrated circuit and manufacture thereof |
| US4822749A (en) * | 1987-08-27 | 1989-04-18 | North American Philips Corporation, Signetics Division | Self-aligned metallization for semiconductor device and process using selectively deposited tungsten |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0682758B2 (ja) | 1994-10-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4102733A (en) | Two and three mask process for IGFET fabrication | |
| KR100278273B1 (ko) | 반도체장치의콘택홀형성방법 | |
| JPH0259623B2 (ja) | ||
| US4933297A (en) | Method for etching windows having different depths | |
| JPH0574958A (ja) | 半導体装置およびその製造方法 | |
| US5001082A (en) | Self-aligned salicide process for forming semiconductor devices and devices formed thereby | |
| JPH07202201A (ja) | 電界効果型トランジスタの製造方法 | |
| JPS6110258A (ja) | 半導体集積回路の形成方法 | |
| GB2040564A (en) | Method of fabricating MOSFETs | |
| US5620911A (en) | Method for fabricating a metal field effect transistor having a recessed gate | |
| US6537899B2 (en) | Semiconductor device and a method of fabricating the same | |
| JP2927257B2 (ja) | 半導体装置の製造方法 | |
| KR100265839B1 (ko) | 반도체 소자의 금속배선 형 성방법 | |
| JPH05335305A (ja) | コンタクトホールの形成方法 | |
| KR100273314B1 (ko) | 반도체 장치 제조방법 | |
| KR970005729B1 (ko) | 반도체 장치의 제조방법 | |
| KR970006268B1 (ko) | 반도체 모스펫(mosfet) 제조방법 | |
| KR100202185B1 (ko) | 반도체 소자 및 그 제조방법 | |
| KR0170891B1 (ko) | 반도체 모스펫 제조방법 | |
| KR100291518B1 (ko) | 반도체 소자의 금속배선 형성방법 | |
| KR20010008581A (ko) | 반도체장치의 콘택 형성 방법 | |
| JPH05347411A (ja) | 半導体装置およびその製造方法 | |
| KR0172284B1 (ko) | 반도체 소자의 금속층 형성방법 | |
| KR100209210B1 (ko) | 반도체 소자의 콘택홀 형성방법 | |
| KR19980058381A (ko) | 반도체 소자 및 그외 제조방법 |