JPH07202201A - 電界効果型トランジスタの製造方法 - Google Patents

電界効果型トランジスタの製造方法

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JPH07202201A
JPH07202201A JP6319366A JP31936694A JPH07202201A JP H07202201 A JPH07202201 A JP H07202201A JP 6319366 A JP6319366 A JP 6319366A JP 31936694 A JP31936694 A JP 31936694A JP H07202201 A JPH07202201 A JP H07202201A
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リウ チュン−ティング
Ruichen Liu
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  • Electrodes Of Semiconductors (AREA)
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Abstract

(57)【要約】 【目的】 浅いソース／ドレイン領域が形成可能で、接
続面を平滑化可能な、優れた電界効果型トランジスタの
製造方法を提供することである。 【構成】 本発明のランディングパッドを有する電界効
果型トランジスタを、次のように作製する。複数のフィ
ールド酸化物領域５の間にゲート電極３を形成する。イ
オン注入したシリコン化物層７と、拡散マスクとして機
能する導電性の拡散バリア層９を形成し、拡散バリア層
９上に、誘電体層１３およびレジスト層１５を順次形成
する。レジスト層１５をパターン化して誘電体層１３の
一部を露出させ、この露出部分を除去し、拡散バリア層
９の特定部分を露出させる。拡散バリア層９とシリコン
化物層７の特定部分を除去する。シリコン化物層７から
基板１内にドーパントを拡散させて、浅いソース／ドレ
イン領域２１を形成する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、電界効果型トランジス
タに関し、特に、パッドを有する電界効果型トランジス
タに関する。
【０００２】
【従来技術の説明】集積回路がより複雑になるにつれ
て、電界効果型トランジスタのような個別の素子は、よ
り小さくなり、さらに、密着して配置されるようになっ
ている。このように素子が小さくなるにつれて、回路の
複雑性が増すだけでなく、新たな製造技術、および、新
規の素子が必要となっている。
【０００３】このような例として、電界効果型トランジ
スタのソース領域とドレイン領域を別個に電気的に接触
させる必要がある。このような別個の電気的接触は、こ
のトランジスタの上に誘電体層を堆積し、この誘電体層
をパターン化してウィンドウを形成し、このウィンドウ
からソース／ドレイン領域を露出させて、その後、この
ウィンドウ内に金属を堆積することによって行われる。
代表的な金属はアルミニウムである。しかしながら、ア
ルミニウムは、シリコン基板内に拡散して基板に悪影響
を与えがちである。このような拡散は好ましくない。そ
のため、基板とアルミニウムの間には、このようなアル
ミニウムの拡散と悪影響を防止するために、拡散バリア
層が形成される。このように、パターン化された誘電体
層のウィンドウ内に拡散バリア層を形成すると、ウィン
ドウの底部付近の基板を十分にカバーできなくなる場合
がある。勿論、誘電体層のウィンドウは、ソース／ドレ
イン領域に関して正確に位置決めされなければならな
い。
【０００４】このようなウィンドウに必要とされる整合
の正確さを必要としない画期的なデザインが、米国特許
第４，８４４，７７６号、および、米国特許第４，９２
２，３１１号に開示されている。これらの特許は、通
常、折り畳まれた拡張ウィンドウを有する電界効果型ト
ランジスタ（folded extended window field effect tr
ansistor：ＦＥＷＭＯＳ）と称する素子とその製造方法
について開示している。その一実施例としては、トラン
ジスタ素子（ゲート電極の上部に絶縁層を有する）が形
成された後、導電材料の層、例えば、ＴｉＮの層をブラ
ンケット堆積させている。この導電性材料の層は、パタ
ーン化されて、ウィンドウパッドを形成し、このウィン
ドウパッドは、ソース／ドレイン領域の少なくとも一部
をカバーしている。このウィンドウパッドは、ソース／
ドレイン領域よりも大きくてもよいが、このウィンドウ
パッドは、ゲート電極の上部では互いに接触しないよう
に形成する必要がある。またウィンドウパッドを、ソー
ス／ドレイン領域に隣接するフィールド酸化物領域の上
にまで延ばしてもよい。このウィンドウパッドにより、
ウィンドウの不整合に対する許容度は改善される。さら
に、このウィンドウパッドは、誘電体内のウィンドウが
エッチングされるときに、エッチストップ層として機能
し、それにより、ソース／ドレイン領域内がエッチング
されるのを阻止している。
【０００５】ソース／ドレイン領域を形成するために、
基板にはドーパントが添加されなければならない。これ
は、多くの場合、イオン注入により行われる。浅い接続
部、すなわち、極めて浅いソース／ドレイン領域を形成
することによって、多くの素子特性を向上することがで
きる。イオン注入法によって平滑な表面を維持して接続
面の粗面化を避けることができる反面、浅い領域を形成
することは困難である。ＦＥＷＭＯＳの一つの例におい
て、ウィンドウパッド層の材料として、ポリサイド（po
lycide）の使用が示唆されている。ソース／ドレイン領
域は、イオン注入ポリシリコンから加熱によって形成さ
れる。金属を堆積させてサリサイド（salicide）を形成
する。しかしながら、サリサイド化ポリシリコンは、接
続面が粗面化しやすい。
【０００６】
【発明が解決しようとする課題】従って、本発明の目的
は、極めて浅いソース／ドレイン領域を形成可能であ
り、しかも、接続面を十分に平滑化可能な、優れた電界
効果型トランジスタの製造方法を提供することである。
【０００７】
【課題を解決するための手段】ランディングパッドを有
する本発明の電界効果型トランジスタは、フィールド酸
化物領域の間にトランジスタのゲート電極を形成し、第
１のシリコン化物層と、拡散バリア層を堆積して積層型
ランディングパッド層を形成することにより、作製され
る。この場合、拡散バリア層は、接続部を密閉する機能
を有する。さらに、誘電体層を堆積して、フォトレジス
トによるパターン化を行うことにより、誘電体層の選択
された部分を露出させ、この部分を除去する。このパタ
ーン化誘電体層をエッチマスクとして用いて、積層型ラ
ンディングパッド層の拡散バリア層と第１のシリコン化
物層をパターン化する。好ましい実施例においては、エ
ッチングプロセスの前にパターン化誘電体層に誘電体ス
ペーサを形成する。この誘電体層は、積層型ランディン
グパッド層を露出させるためにエッチングされるが、必
ずしも除去される必要はない。第１のシリコン化物層
は、ドーパントを含む。このドーパントは、加熱によっ
て基板内に拡散し、ゲート電極とフィールド酸化物領域
の間に浅いソース／ドレイン領域を形成する。他の誘電
体層を堆積してウィンドウを形成し、このウィンドウか
ら積層型ランディングパッド層の選択された部分を露出
させる。積層型ランディングパッド層はエッチストップ
層として機能する。ウィンドウ内に導電性材料を堆積さ
せて電気的接触部を形成する。
【０００８】
【実施例】図１において、基板１の上に、ゲート電極
３、フィールド酸化物領域５、第１のシリコン化物層
７、導電性の拡散バリア層９、第２のシリコン化物層１
１、誘電体層１３、およびパターン化フォトレジスト層
１５が形成されている。この場合、第１のシリコン化物
層７、導電性の拡散バリア層９、および第２のシリコン
化物層１１は、積層型ランディングパッド層とみなすこ
とができる。ゲート電極３は、複数のフィールド酸化物
領域５の間に形成される。ゲート電極３は、ゲート酸化
物３１、導電層３３、絶縁トップ層３５、および誘電体
側壁３７を有する。パターン化フォトレジスト層１５に
よって、積層型ランディングパッド層の一部をカバーし
ている誘電体層１３の一部を露出させる。この後、誘電
体層１３の露出部分を除去して、積層型ランディングパ
ッド層の一部を露出させ、この露出部分を除去する。
【０００９】基板１は、一般的にはシリコンで、ゲート
電極３内の導電層３３はポリシリコンである。このゲー
ト電極３は、フィールド酸化物領域５と同様に、従来の
堆積とパターン化技術により形成される。誘電体層１
３、絶縁トップ層３５、および誘電体側壁３７は、酸化
シリコンである。第１と第２のシリコン化物層７，１１
は、ＷＳｉ2などの導電性シリコン化物を堆積させるこ
とによって形成される。ＴｉＳｉ2は、一般的にＳｉ上
にＴｉを堆積させた後、これらを反応させてシリコン化
物に変えることにより形成されるが、このＴｉＳｉ2よ
りもＷＳｉ2の方が好ましい。なぜなら、このようにし
てＴｉＳｉ2を形成した場合には、表面が粗面化しやす
いからである。導電性の拡散バリア層９は、導電性窒化
物などの導電性材料である。例えば、ＴｉＮが選択され
る。この拡散バリア層９は、接続部を密閉する機能を有
する。誘電体層１３は、酸化物を堆積させて形成され
る。
【００１０】他の材料も使用することができるが、エッ
チング特性のような特有の特性を考慮する必要がある。
第１のシリコン化物層７は、さらに、ドーパントを含
む。このドーパントは、イオン注入などによって添加す
ることができる。レジストは、市販のレジストで、リソ
グラフパターンに用いられる放射に対するレジストの感
受性を考慮しなければならない。従来のリソグラフパタ
ーン技術を用いることができる。図示した構造体は、公
知の従来のプロセスにより形成できる。
【００１１】次に、パターン化フォトレジスト層１５を
エッチマスクとして用いて、誘電体層１３の露出部分を
除去し、積層型ランディングパッド層７，９，１１の一
部を露出させる。次に、このレジストを従来技術により
除去する。ゲート電極３の上に延びる積層型ランディン
グパッド層７，９，１１の部分の間のサブリソグラフ空
間が望ましい場合には、誘電体層を堆積し、エッチバッ
クして、図２に示すように誘電体スペーサ１７を残すよ
うにしてもよい。通常用いられる誘電体材料は、酸化物
である。他の方法も、この誘電体スペーサを形成するの
に用いることができる。この誘電体スペーサ１７を有す
るパターン化誘電体層１３をエッチマスクとして用い
て、積層型ランディングパッド層７，９，１１の露出部
分をエッチングし除去する。誘電体層１３と第２のシリ
コン化物層１１と拡散バリア層９との間で好ましい選択
性を有するようなドライエッチングを用いることもでき
る。この後、第１のシリコン化物層７からの外部拡散に
より、ソース／ドレイン領域２１を形成する。このよう
にして形成された構造体は、図３に示すとおりである。
【００１２】この残りの誘電体層１３は、必要ならば除
去してもよい。また、他の誘電体層１９が堆積され、パ
ターン化される。それ故に、この製造プロセスのステッ
プにおいて、誘電体層１３を除去しなければならない理
由はない。
【００１３】前述した誘電体層１９を堆積し、この誘電
体層１９の上にレジスト層を形成する。その後、このレ
ジスト層をパターン化して、開口を形成し、この開口を
誘電体層１９をパターン化するのに用いて、誘電体層１
３の特定部分を露出するウィンドウを形成する。誘電体
層１３の露出部分は、積層型ランディングパッド層７，
９，１１の一部の上にある。誘電体層１３をパターン化
し、除去して、積層型ランディングパッド層７，９，１
１の一部を露出させる。誘電体層１３をエッチングして
拡散バリア層９の上でストップさせることは困難な場合
が多いため、第２のシリコン化物層１１をエッチストッ
プ層として使用する。また、第２のシリコン化物層１１
は、拡散バリア層９がエッチストップ層として機能する
場合には省略することもできる。その場合、積層型ラン
ディングパッド層は第１のシリコン化物層７と拡散バリ
ア層９の２層のみとなる。以上のようにして得られた構
造体を図４に示す。素子の形成は、従来のプロセスを用
いてここで完了する。例えば、ランディングパッド層の
一部を露出する誘電体ウィンドウ内に金属を堆積する。
【００１４】
【発明の効果】上記のような製造方法によって、浅い接
続部を形成しながら、しかもその表面の粗面化を回避す
るこどできる。また、ＴｉＮからなる拡散バリア層によ
って、拡散に対して接続部を確実に密閉できるため、他
の方法で拡散バリア層を形成した場合に生じるような密
閉性の問題を解消できる。そしてまた、積層型ランディ
ングパッド層とゲート電極をオーバーラップさせること
により、十分な容量が得られることが、計算上で明らか
になっている。さらに、第１のシリコン化物層として、
ＷＳｉ2を使用することにより、ｎ型とｐ型のドーパン
トであるホウ素とリンの拡散を抑制することができるた
め、マスクを省略することができる。
【図面の簡単な説明】
【図１】本発明による半導体の製造プロセスの第１段階
を表す電界効果型トランジスタの断面図。
【図２】本発明による半導体の製造プロセスの第２段階
を表す電界効果型トランジスタの断面図。
【図３】本発明による半導体の製造プロセスの第３段階
を表す電界効果型トランジスタの断面図。
【図４】本発明による半導体の製造プロセスの第４段階
を表す電界効果型トランジスタの断面図。
【符号の説明】
１ 基板 ３ ゲート電極 ５ フィールド酸化物領域 ７ 第１のシリコン化物層 ９ 拡散バリア層 １１ 第２のシリコン化物層 １３ 誘電体層 １５ パターン化フォトレジスト層 １７ 誘電体スペーサ １９ 誘電体層 ２１ ソース／ドレイン領域 ３１ ゲート酸化物 ３３ 導電層 ３５ 絶縁トップ層 ３７ 誘電体側壁
───────────────────────────────────────────────────── フロントページの続き (72)発明者 チュン−ティング リウ アメリカ合衆国、18106 ペンシルベニア、 レハイ カウンティー、ウエスコスビル、 ボギー アベニュー 1475 (72)発明者 ルイチェン リウ アメリカ合衆国、07060 ニュージャージ ー、サマセット カウンティー、ワレン、 ノースリッジ ウエイ ４

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 基板（１）上に電界効果型トランジスタ
    を製造する方法において、 （Ａ）絶縁トップ層（３５）を含むゲート電極（３）
    を、複数のフィールド酸化物領域（５）の間に形成する
    ステップと、 （Ｂ）前記基板（１）上に、前記ゲート電極（３）をカ
    バーする第１のシリコン化物層（７）と導電性拡散バリ
    ア層（９）を堆積し、この第１のシリコン化物層（７）
    と導電性拡散バリア層（９）によって積層型ランディン
    グパッド層（７，９，１１）を形成するステップと、 （Ｃ）前記積層型ランディングパッド層（７，９，１
    １）上に誘電体層（１３）を堆積するステップと、 （Ｄ）前記誘電体層（１３）上にレジスト層（１５）を
    堆積するステップと、 （Ｅ）前記誘電体層（１３）の選択された部分を露出さ
    せるために、前記レジスト層（１５）をパターン化する
    ステップ（図１）と、 （Ｆ）前記積層型ランディングパッド層（７，９，１
    １）の一部を露出させるために、前記誘電体層（１３）
    の露出部分を除去し、パターン化誘電体層を形成するス
    テップ（図２）と、 （Ｇ）前記パターン化誘電体層（１３）を用いて、前記
    積層型ランディングパッド層（７，９，１１）の露出部
    分を除去し、パターン化ランディングパッド層を形成す
    るステップ（図３）とを有することを特徴とする電界効
    果型トランジスタの製造方法。
  2. 【請求項２】 （Ｈ）前記パターン化誘電体層（１３）
    に誘電体スペーサ（１７）を形成するステップ（図２）
    をさらに有することを特徴とする請求項１の方法。
  3. 【請求項３】 （Ｉ）前記パターン化ランディングパッ
    ド層（７，９，１１）上に、第２の誘電体層（１９）を
    堆積するステップと、 （Ｊ）前記パターン化ランディングパッド層（７，９，
    １１）の一部を露出させるために、前記第２の誘電体層
    （１９）をパターン化するステップ（図４）とをさらに
    有することを特徴とする請求項１の方法。
  4. 【請求項４】 （Ｋ）前記第１のシリコン化物層（７）
    をドーパントでドーピングするステップをさらに有する
    ことを特徴とする請求項１の方法。
  5. 【請求項５】 （Ｌ）前記ドーパントの少なくとも一部
    が前記第１のシリコン化物層（７）から前記基板（１）
    に移動して、前記トランジスタのソース／ドレイン領域
    （２１）を形成するように、加熱するステップ（図３）
    をさらに有することを特徴とする請求項４の方法。
  6. 【請求項６】 前記ドーパントはｎ型とｐ型のドーパン
    トであることを特徴とする請求項５の方法。
  7. 【請求項７】 前記ｎ型とｐ型のドーパントは、ホウ素
    とリンであることを特徴とする請求項６の方法。
  8. 【請求項８】 前記積層型ランディングパッド層（７，
    ９，１１）は、導電性窒化物を本質的に含むことを特徴
    とする請求項１の方法。
  9. 【請求項９】 前記導電性窒化物は、チタン窒化物であ
    ることを特徴とする請求項８の方法。
  10. 【請求項１０】 前記パターン化誘電体層（１３）をエ
    ッチマスクとして用いて、前記積層型ランディングパッ
    ド層（７，９，１１）をエッチングするステップをさら
    に有することを特徴とする請求項２の方法。
JP6319366A 1993-12-01 1994-11-30 電界効果型トランジスタの製造方法 Expired - Lifetime JP2944903B2 (ja)

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US08/160,600 US5420058A (en) 1993-12-01 1993-12-01 Method of making field effect transistor with a sealed diffusion junction
US160600 1998-09-25

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