JPH0760423B2

JPH0760423B2 - データ転送方式

Info

Publication number: JPH0760423B2
Application number: JP59270813A
Authority: JP
Inventors: 芳人鈴木
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1984-12-24
Filing date: 1984-12-24
Publication date: 1995-06-28
Anticipated expiration: 2010-06-28
Also published as: KR860005295A; KR930003709B1; JPS61148563A; US4797851A

Description

【発明の詳細な説明】［技術分野］この発明は、データ処理技術さらにはマイクロコンピュ
ータ・システムにおけるデバイス間のデータ転送に適用
して特に有効な技術に関し、DMA（ダレクト・メモリ・
アクセス）方式のデータ転送を制御するDMAコントロー
ラによる転送制御に利用して有効な技術に関する。

［背景技術］マイクロプロセッサとともに、マイクロコンピュータ・
システムを構成する制御用LSI（大規模集積回路）の一
つとして、DMAコントローラと呼ばれるLSIがある。この
DMAコントローラは、高速CRT端末、ハードディスクある
いはフロッピーディスク等のデータ入出力機器とメモリ
との間もしくはメモリ間で大量のデータの転送を行なう
必要があるとき、マイクロプロセッサに代わってそのよ
うなデータ転送を制御するLSIである。DMAコントローラ
によるデータ転送によって、マイクロプロセッサがソフ
トウェアでそのようなデータ転送を行なう場合に比べ
て、データ転送速度が向上され、かつ並列処理によりシ
ステム全体のデータ処理能力が向上される。

上記のようなDMAコントローラとして、最大語長32ビッ
トのデータを数種類の転送方式で転送できるとともに、
バス・エラーや割込みなど各種の例外処理機能およびエ
ラー検出機能をも内蔵した高機能のDMAコントーラも提
案されている（例えば、日経マグロウヒル社発行「日経
エレクトロニクス」1982年８月２日号、No.296、第129
頁〜第158頁参照）。

しかしながら、従来のDMAコントーラによるDMA転送で
は、転送元アドレスと転送先アドレスがそれぞれ一つず
つ更新されるようになっていた。そのため、一連のデー
タ群は一定のアドレス空間内に連続的に格納され、各デ
ータをとびとびに格納させるようなことはできなかっ
た。

［発明の目的］この発明の目的は、従来にない新規なデータ転送方式を
実現し、これによってDMAコントローラの高機能化を図
ることにある。すなわち、データ転送を行うだけで図形
の回転操作を実現できるデータ転送方式を提供すること
になる。

この発明の他の目的は、マイクロプロセッサの負担を軽
減し、システム全体の処理能力を向上させ得るようなデ
ータ転送方式を提供することにある。

この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添附図面から明かにな
るであろう。

［発明の概要］本願において開示される発明のうち代表的なものの概要
を説明すれば、下記のとおりである。

すなわち、転送元アドレスおよび転送先アドレスのオフ
セット値を設定するためのレジスタを新たに設け、一連
のデータ群をアドレスにオフセットを持たせて更新しな
がら、つまりアドレスをスキップさせながら転送できる
ようにして、例えば従来ソフトウェアで行なっていたCR
T表示画面上での図形の回転のような処理をデータ転送
の方式を変えるだけで自動的に行なえるようにし、これ
によってDMAコントローラの高機能化を図るとともに、
マイクロプロセッサの負担を軽減し、システム全体の処
理能力を向上させるという上記目的を達成するものであ
る。

［実施例］先ず、本発明によるオフセット付きデータ転送方式の原
理について説明する。

従来のDMAコントローラにより連続して一連のデータ転
送（ブロック転送）を行なう場合、アドレスは１つずつ
更新されていた。そのため、転送されるデータ群（以下
ブロックと称する），，は、第１図にS1で示すよ
うに、それぞれ連続したアドレス領域内に格納されてい
ることが条件とされていた。

そして、転送されたデータはメモリや入出力機器内の連
続したアドレス領域に格納されていた。その場合、格納
される各領域の先頭アドレスは任意であり、かつ格納の
向きすなわちアドレスを増加させながらデータを格納す
るか、減少させながらデータを格納するかも自由に選択
できた。その結果、転送先では第１図にD1−１〜D1−４
で示すような状態で各ブロックデータが格納されるよう
になっていた。つまり、従来のブロック転送方式による
と、第１図に矢印a1で示すようなデータの転送が可能で
あるにすぎなかった。

これに対し、本発明によるデータ転送方式は、アドレス
を一つずつ更新する代わりに、適当なオフセット値（た
だし１ブロックのデータの転送が終了するまでは一定）
を持たせて、すなわちアドレスをスキップさせながら更
新するというものである。しかも、汎用性を持たせるた
め、転送元アドレスおよび転送先アドレスのいずれか一
方もしくは両方ともオフセット値を持たせて更新できる
ようにするものである。

これによって、例えば、第１図にS1で示すように連続し
たアドレス領域に入っているブロックデータ，，
が、転送先アドレスの先頭をＢとし、かつオフセット値
をＹとして増加更新させながら転送されるとする。この
場合、ブロック内の最初のデータ−１（ただし、こ
の場合各データはワード単位すなわち16ビットとする）
は、アドレスＢに入り、次のデータ−２はアドレスＢ
＋Ｙに入る。このようにしてｎ個のデータの転送が終了
すると、次のブロックの最初のデータ−１がアドレ
スＢ＋２に入り、次のデータ−２はＢ＋Ｙ＋２に入
る。その結果、転送データは第１図にD2−１で示すよう
な状態で格納される。

一方、転送先アドレスをオフセット値Ｙとして減少更新
させながらデータを転送させる場合、データは第１図D2
−２に示すような状態で格納される。さらに、ブロック
〜の転送順序を代えて−−の順序で上記と同
じ条件のオフセット付き転送を行なうと、各データは第
１図にD2−3,D2−４で示すような状態で格納される。

つまり、この方法によって第１図に矢印a2で示すような
データの転送が実行されることになる。

なお、第１図においてＸは第１のオフセット量、Ｙは第
２のオフセット量の一例である。

また、転送先アドレスが、オフセットを用いないで一つ
ずつ更新され、また転送元アドレスがオフセット値Ｘと
して更新されながらデータの転送が行なわれると、第１
図にS2で示すように転送元に予め等間隔（とびとびの状
態）で格納されていたデータ−１〜−n,−１〜
−n,−１〜−ｎが、転送先デバイス内にD1−1,D1−
2,D1−3,D1−４のように連続したブロック状態で格納さ
れるようになる。

つまり、この方法によって第１図に矢印a3で示すような
データ転送が実行されることになる。

さらに、転送元アドレスと転送先アドレスの両方を、そ
れぞれオフセット値をX,Yとして更新させながらデータ
転送を行なうと、第１図に矢印a4で示すような転送が実
行される。

しかも、この発明によるデータ転送方式では、単にオフ
セット値ＸとＹをそれぞれゼロとおくことによって、矢
印a1で示す従来と同じ方式でのブロック転送も行なえる
ことになる。

なお、上記説明では、ワード単位（16ビット）のデータ
の転送を例にとって述べたが、バイト単位（８ビット）
もしくはロングワード単位（32ビット）のデータの転送
も同様な方式で行なえることはいうまでもない。また、
転送語数ｎは各ブロックに異なっていてもよい。

次に、上記転送方式に従ったデータ転送を実行する具体
的な装置の実施例について説明する。

第２図には、本発明をDMAコントローラに適用した場合
の一実施例のブロック構成図が示されている。

特に制限されないが、図中鎖線Ｃで囲まれた各回路ブロ
ックは、単結晶シリコン基板のような一個の半導体チッ
プ上において形成される。

この実施例のDMAコントローラは、マイクロプログラム
方式による内部制御方式が採用されており、チップ内部
にはマイクロプログラムが格納されたマイクロプログラ
ムROM（リード・オンリ・メモリ）１が設けられてい
る。

２は、マイクロプログラム・シーケンサで、このシーケ
ンサ２は、その内部構成の詳細を図示しないが、スター
ト・アドレス発生部と条件分岐制御部とからなる。スタ
ート・アドレス発生部は、PLA（プログラマブル・ロジ
ック・アレイ）により構成され、コントロール・レジス
タ部３から供給される転送モードに関する情報に基づい
て、上記マイクロプログラムROM1に対して最初の命令の
アドレスを発生する。

また、条件分岐制御部は、後述の演算実行部４からの演
算情報やフラグレジスタ５からのステータス情報に基づ
いて、次に実行されるべきマイクロプログラム命令を決
定する。マイクロプログラム・シーケンサ２による制御
によって一連のマイクロプログラム命令がマイクロプロ
グラムROM1から読み出されて内部の制御信号が形成さ
れ、各回路ブロックに供給される。

コントロール・レジスタ部３は、後で第３図をもって説
明するようなオペレーション・コントロール・レジスタ
OCR、シーケンス・コントロール・レジスタSCR、テーブ
ル・アクセス・コントロール・レジスタTCR、及びオフ
セット・コントロール・レジスタOFFCRを持つ。

演算実行部４はその内部に、後で第３図をもって説明す
るようなメモリ・アドレス・レジスタMAR、デバイス・
アドレス・レジスタDAR、ベース・アドレス・レジスタB
AR、メモリ側オフセット設定用レジスタMOFF、デバイス
側オフセット設定用レジスタDOFF、転送元ブロック先頭
アドレス保存用レジスタGRA、転送先ブロック先頭アド
レス保存用レジスタGRB、転送語保存用レジスタGTC等か
らなる各種レジスタ、メモリ・トランスファ・カウンタ
MTC、ベース・トランスファ・カウンタBTC等からなるカ
ウンタおよびALU（演算論理ユニット）を有する。演算
実行部４は、上記マイクロプログラムROM1から供給され
る制御信号に従ってDMA転送に必要なアドレスの計算や
転送語数の計算等を行なう。

計算されたアドレスデータは、入出力バッファ回路７及
び外部端子群ABSTを介して外部のアドレスバスへ出力さ
れる。演算実行部４内には、FIFOユニット６が設けられ
ており、FIFOユニット６は、入出力バッファ回路７を介
してチップ内部に読み込まれた転送データを一時的に保
持し、そのデータの分割、統合などを管理する。

８は、バスI/O制御部で、このバスI/O制御部８は、マイ
クロプログラムROM1から供給される制御信号に従って、
バスおよび外部に結合される入出力機器の制御信号の発
生と制御を行なう。特に制限されないが、この実施例の
DMAコントローラは、４つの独立したチャネルを有し、
各チャネルに接続される入出力機器を別々に制御できる
ようにされている。

さらに、この実施例のDMAコントローラには、バス・エ
ラーやカウント・エラーなど各種エラーを検出し、また
エラー回復処理や割込みなど各種の例外処理を行なうエ
ラー、異常処理制御部９が設けられている。

次に、DMAコントローラ内に設けられた各種レジスタの
うち本発明に係るオフセット付きデータ転送に関係する
レジスタを第３図に示す。これらのレジスタは、DMAコ
ントローラに設けられた４つのチャネルの各々に対応し
てそれぞれ一つずつ設けられる。このうち、破線で囲ま
れた各レジスタGRA,GRBおよびGTCは、アドレス計算に使
用する内部ワーク用レジスタであって、MPUによってア
クセスすることができない。つまり、チップの外からは
その内部状態を見ることができないようにされている。

また、第３図に示されている各種レジスタのうち、レジ
スタMOFF,DOFF,GRA,GRB,GTC,TCRおよびOFFCRは、本発明
の実施に伴なって新たに追加されたレジスタである。他
のレジスタは、［株］日立製作所製HD68450のようなDMA
コントローラ等において既に設けられているレジスタと
同じレジスタである。

第３図に示すレジスタのうち、オペレーション・コント
ロール・レジスタOCRはデータの転送方向、転送される
データの大きさすなわちビット数やアレイ・チェーン転
送、リンク・アレイ・チェーン転送等の転送モードおよ
び外部転送要求もしくは自動転送要求等の転送要求の種
類を指定するためのビットを有し、DMAコントローラの
転送動作モードを設定する。

シーケンス・コントロール・レジスタSCRは転送元アド
レスと転送先アドレスの更新法を個別に設定する。これ
によって、小さいメモリ番地から大きいメモリ番地へ更
新する場合と、その逆の場合および更新しない場合の３
種類の更新の仕方を設定できる。

メモリ・トランスファ・カウンタMTCには転送されるデ
ータの語数が設定され、かつ上記シーケンス・コントロ
ール・レジスタSCRで指定される更新法に従ってカウン
トアップもしくはカウントダウンを行なって、転送語数
を計数する。

ベース・トランスファ・カウンタBTCはアレイ・モード
転送等の際に転送データのブロック数を設定し、計数す
るのに使用される。

メモリ・アドレス・レジスタMARおよびデバイス・アド
レス・レジスタDARは、それぞれメモリの転送アドレス
と入出力機器もしくは周辺LSIの転送アドレスが格納さ
れる。これらのレジスタMAR,DARにおけるアドレスデー
タが転送元を示すか、転送先を示すかの区別は前記オペ
レーション・コントロール・レジスタの転送方向指定ビ
ットによって定義される。これらのレジスタMAR,DARの
内容は、それぞれ更新後のアドレスに次々と置き換えら
れて行く。ベース・アドレス・レジスタBARは、アレイ
・チェーン転送やリンク・アレイ・チェーン転送の際
に、DMAコントローラが参照すべきテーブルが格納され
ているメモリ内のアドレスが格納される。

本実施例において、新設されたレジスタMOFFとDOFFは、
それぞれメモリ側の転送アドレスのオフセット値とデバ
イス側の転送アドレスのオフセット値が設定される。こ
れらのレジスタMOFF及びDOFFの利用によって、上記メモ
リ・アドレス・レジスタMARおよびデバイス・アドレス
・レジスタに設定されているアドレスに、このオフセッ
ト・レジスタMOFFとDOFFのオフセット値がALU等によっ
て加算もしくは減算される。これにより、オフセット分
だけアドレスが更新される。オフセット値を加算するか
減算するかは、後述のオフセット・コントロール・レジ
スタOFFCRによって指定される。

レジスタGRAとGRBは、それぞれ転送元のブロックの先頭
アドレスと、転送先のブロックの先頭アドレスを保存す
る。上記メモリ・アドレス・レジスタMARおよびデバイ
ス・アドレス・レジスタDAR内のアドレスデータが、デ
ータの転送に伴なって更新されても、最初に格納された
各先頭アドレスは、このレジスタGRAとGRBに保存され
る。これにより、後述のオフセット付きデータ転送の際
に、転送ブロックが変わっても速やかに必要なアドレス
の計算が行なえる。

レジスタGTCは、メモリ・トランスファ・カウンタMTCに
最初に設定された転送語数ｎを保存する。データ転送に
伴なってメモリ・トランスファ・カウンタMTCがカウン
トダウンもしくはカウントアップされて内容が変わって
も、最初の転送語数データがレジスタGTCに保存され
る。これにより、オフセット付きデータ転送の際のアド
レスの計算が容易にされる。

また、レジスタTCRはアレイ・チェーン転送やリンク・
アレイ・チェーン転送のとき参照すべきデータが保持さ
れる。このレジスタTCRは、例えば、第４図（Ａ）に示
すような構成にされる。各ビットに“1"が立てられてい
ると、対応するレジスタMAR,MOFF,DAR,DOFF,MTC,BARを
アクセスすることを意味する。

なお、リセット時には、このテーブルアクセス・コント
ロール・レジスタTCRは“10001001"にセットされ、各転
送モードで共通に使用されるレジスタに対応するビット
に予め“1"が立てられる。ただし、アレイ・チェーン転
送モードではビットBARは“0"と判断されるようになっ
ている。

オフセット・コントロール・レジスタOFFCRは、オフセ
ット付きデータ転送の際に参照すべきデータが保持され
る。このレジスタOFFCRは、例えば第４図（Ｂ）に示す
ようなビット構成にされる。このうち、ビットMOFFとDO
FFの組み合せのうち“0,0"はメモリ側アドレスとデバイ
ス側アドレスにそれぞれオフセットを用いないモード
を、また、“1,0"はブロック内の各転送毎にオフセット
を用いるモードを、さらに“1,1"はブロックの切換えに
オフセットを用いるモードを意味する。なお、ここでは
“0,1"は未定義である。

オフセット・コントロール・レジスタOFFCR内のビットM
OCとDOCは、メモリ側アドレスとデバイス側アドレス
に、それぞれオフセット値を加算するか減算するか指定
するためのデータで、ここでは特に制限されないが、
“0"のときにオフセット値の加算を意味し、“1"のとき
にオフセット値の減算を意味する。

なお、DMAコントローラ内に設けられるレジスタは、上
述したレジスタのみでなく、DMAコントローラの状態を
表示するレジスタや入出力機器に関する制御モードの設
定を行なうレジスタ、チャネル優先順位設定用レジス
タ、その他、前出の［株］日立製作所製DMAコントロー
ラHD68450に設けられているような各種のレジスタ類が
設けられている。

上記実施例では、転送アドレスの計数を容易にするた
め、演算実行部４内に転送元と転送先のブロックの先頭
アドレスを保存するためのレジスタGRA,GRBと、転送語
数保存用レジスタGTCを新たに設けているが、これらの
レジスタを用いなくても所望のアドレスを計算すること
ができるので、省略することも可能である。

次に、上記実施例のDMAコントローラによるデータ転送
動作について説明する。この実施例の構成によると次の
ように３段階での転送モードが設定できる。

１つの転送モードは、転送情報テーブルを全く持たない
転送モードである。このモードでは、第３図に示されて
いる各レジスタMAR,DAR,MOFF,DOFF,MTC,BTCをすべてMPU
がソフトウェアで適当な値に設定してから、DMA転送を
開始することになる。ただし、テーブルを用いないの
で、ベース・アドレス・レジスタBARは設定する必要が
ない。この場合、DMAコントローラはメモリ内のテーブ
ルを参照する必要がないので、転送情報を読み込むのに
要する時間を省くことができる。従って、例えばメモリ
側オフセット値Ｘやデバイス側オフセット値Ｙおよび転
送語数ｎが、各ブロック間で一定であるような場合、各
ブロック転送ごとにメモリ先頭アドレスＡとデバイス先
頭アドレスＢを設定するだけでよいので、比較的効率よ
くブロック転送が行なえる。

しかして、ブロックごとにメモリ側およびデバイス側オ
フセット値X,Yや転送語数ｎが変わるような場合に、転
送ブロックごとにレジスタMAR,DAR,MOFF,DOFF,MTC,BTC
をすべてMPUで設定するのではMPUの負担が大きくなる。

そこで、そのような場合には、例えば第５図に示すごと
く転送情報をテーブル化してデータの転送を行なう方式
を採用することにより、効率の良い転送が可能となる。

第５図（Ａ）は、アレイ・チェーン転送モード、また同
図（Ｂ）は、リンク・アレイ・チェーン転送モードでの
転送方式を模式的に示す。

先ず、アレイ・チェーン転送モードでは、第５図（Ａ）
のごとくメモリ先頭アドレスＡ、デバイス先頭アドレス
Ｂ、メモリ側オフセット値Ｘ、デバイス側オフセット値
Ｙおよび転送語数ｎ等の転送情報をそれぞれテーブル化
して、メモリの適当なエリアに入れておく。そして、こ
のテーブルの先頭アドレスおよび転送ブロック数をMPU
でレジスタBARとBTCに設定してやる。すると、DMAコン
トローラは、ブロック転送を開始する前に先ずレジスタ
BARに設定されたアドレスの示すテーブルを参照し、最
初のブロックの先頭アドレスA,Bとオフセット値X,Yおよ
び転送語数ｎを、＊印の付いている各レジスタに読み込
んでからブロック転送を開始する。一つのブロックの転
送が終了すると、レジスタBARが更新され、次のブロッ
クの転送情報（A,B,X,Y,n）を対応するレジスタに読み
込み、転送ブロック数の入っているカウンタBTCが一つ
減算される。このように、次々とブロックが転送され、
カウンタBTCの値がゼロになると転送動作が終了する。

次に、第５図（Ｂ）に示すリンク・アレイ・チェーン転
送モードでは、転送情報として上記アレイ・チェーン転
送モードにおける情報A,B,X,Y,nの他に、次に転送すべ
きブロックに関する転送情報の入っているアドレスを示
すリンク・アドレスもテーブル化されてメモリに格納さ
れている。ただし、この場合、転送ブロック数は不用と
なる。そのため、MPUでテーブルの先頭アドレスのみを
レジスタBARに設定してやればよい。

すると、DMAコントローラは、テーブルを参照して先ず
最初のブロックに関する転送情報（リンク・アドレスを
含む）を＊印の付いている各レジスタに読み込んでから
ブロック転送を開始する。一つのブロックの転送が終了
すると、リンク・アドレスの示すアドレスから次のブロ
ックの転送情報を読み込んで転送を続ける。そして、リ
ンク・アドレスがゼロにされている最終ブロックの転送
が終ってすべての転送が終了する。なお、リンク・アド
レスは、最初にMPUによってテーブルの先頭アドレスが
設定されたレジスタBARに、次々と取り込まれて行く。

第５図（Ａ）のアレイ・チェーン転送モードでブロック
を削除する場合は、アレイ・テーブルが連続したメモリ
番地に入っていなければならないため、削除するブロッ
クよりも後の全ブロックのデータを順次繰り上げてテー
ブルを詰め替える必要がある。追加する場合もテーブル
のデータをずらして挿入する必要がある。しかし、リン
ク・アレイ・チェーン転送モードの場合は、ブロックの
追加や削除がリンク・アドレスを書き換えるだけで簡単
にできる。

なお、第５図（Ａ），（Ｂ）に示す転送モードにおい
て、転送情報のうち一部（メモリ先頭アドレスＡと転送
語数ｎもしくはこれらとリンク・アドレス）のみをテー
ブル化し、他の情報（デバイス先頭アドレスB,テーブル
先頭アドレスおよびオフセット値X,Y）はMPUで設定する
ようにして、転送情報を読み出すのに要する時間を短縮
させるようにしてもよい。

このような機能は、前記テーブルアクセス・コントロー
ル・レジスタTCRで転送情報を読み込むレジスタを指定
してやることにより、容易に実現することができる。

さらに、上記実施例によると、新たに設けられたメモリ
・オフセット・レジスタMOFFとデバイス・オフセット・
レジスタDOFF等を使用しないか、あるいはこれらのオフ
セット・レジスタMOFF,DOFFにゼロを設定してやること
により、オフセットを用いない従来と全く同じ方式のブ
ロック転送を行なわせることができる。

上記のごとく構成されたDMAコントローラにより、オフ
セット付きデータ転送を実行することによって、第１図
に矢印a1〜a4で示したすべてのデータ転送が可能とな
り、DMAコントローラの機能が向上される。

次に、上記オフセット付きデータ転送の具体的応用例に
ついて説明する。

例えば、画像処理機能を有するマイクロコンピュータ・
システムにおいて、CRT表示装置の画面上（基準点Ａ）
に、第６図（Ａ）に示す図形（ここでは一例としてアル
ファベットの「Ｆ」が示されている）を表示させるよう
なデータがメモリ（リフレッシュ・メモリ）に格納され
ていたとする。その場合、従来方式のブロック転送を適
用して、第１図に矢印a1に示すようなブロック転送をリ
フレッシュ・メモリ内で行なうことにより、第６図
（Ｂ）に示すように反転および倒立状態の４種類の図形
を画面上の他の位置（基準点Ｂ）に表示させることがで
きた。しかしながら、従来方式のブロック転送では、第
６図（Ｃ）に示すように、元の図形を90°回転させた横
向きの図形を表示させるようなデータ転送は行なうこと
ができなかった。

これに対し、本発明に係るオフセット付きデータ転送を
利用すると、第１図に矢印a2−1,a2−3,a2−４で示した
ような転送をリフレッシュ・メモリ内で実行することに
よって、第６図（Ｃ）に示すような図形を表示させるよ
うな画像データの書き込みが自動的に行なえるようにな
る。そのため、従来はMPUがソフトウェアで行なうか、
あるいはCRTコントローラが行なっていた画像データの
変換を、DMAコントローラによるDMA転送で極めて簡単に
行なえるようになり、システム全体のデータ処理能力が
向上されるとともに、画像表示速度も速くなる。

また、同様に本発明に係るオフセット付きデータ転送を
プリンタに適用して、メモリ内の情報をプリントアウト
するときにデータ転送で文字データを90°変換させるこ
とにより、横書き文字を縦書き文字にしたり、逆に縦書
き文字を横書き文字に変換することが容易に行なえるよ
うになる。

［効果］転送元アドレスおよび転送先アドレスのオフセット値を
設定するためのレジスタを新たに設けてなるので、一連
のデータ群をアドレスにオフセットを持たせて更新しな
がら、つまりアドレスをスキップさせながら転送できる
という作用により、例えば従来ソフトウェアで行なって
いたCRT表示画面上での図形の回転のような処理をデー
タ転送の方式を変えるだけで自動的に行なえるようにな
り、これによってDMAコントローラの機能が大幅に向上
されるとともに、マイクロプロセッサの負担が軽減さ
れ、システム全体の処理能力が向上されるという効果が
ある。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。例えば、前記実施例では
新たに設けられたコントロール・レジスタTCRとOFFCRを
第４図に示すようなビット構成にしているが、各レジス
タのビット構成はそれに限定されるものではなく、種々
の変形例が考えられる。また、DMAコントローラのブロ
ック構成も第２図の実施例のものに限定されるものでな
い。

［利用分野］以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるマイクロコンピュー
タ・システムに適用したものについて説明したが、それ
に限定されず、データベースやファイルプロセスの分野
などデータ処理システム一般に利用することができる。

【図面の簡単な説明】

第１図は、本発明に係るオフセット付きデータ転送方式
の原理を示す説明図、第２図は、本発明をDMAコントローラに適用した場合の
一実施例を示すブロック図、第３図は、内部の主要レジスタの構成例を示す説明図、第４図（Ａ），（Ｂ）は、テーブルアクセス・コントロ
ール・レジスタとオフセット・コントロール・レジスタ
のビット構成の一例を示す説明図、第５図（Ａ），（Ｂ）は、本発明を適用したDMAコント
ローラによる転送モードの例をそれぞれ模式化して示す
説明図、第６図は、本発明に係るオフセット付きデータ転送を画
像表示に応用した場合の作用を示す説明図である。１……マイクロプログラムROM、２……シーケンサ、３
……コントロール・レジスタ部、４……演算実行部、５
……フラグ、６……FIFOユニット、７……入出力バッフ
ァ、８……バスI/O制御部、９……エラー異常処理制御
部。

Claims

【特許請求の範囲】

【請求項１】第１乃至第７レジスタを備えてデータ転送
制御を行うDMAデータ転送制御装置、マイクロプロセッ
サ、第１記憶手段、及び第２記憶手段を備えたマイクロ
コンピュータシステムにおいて、第１の記憶手段に、連続するアドレスに複数語のデータ
が順次配置された複数個の転送元データブロックを、相
互に隣接する転送元データブロックの先頭データのアド
レスの間に第１オフセットを設定して格納し、前記第１
記憶手段に格納された転送元データブロックの複数のデ
ータを、相互に第２オフセットのアドレス間隔を以て第
２記憶手段に転送し、第２記憶手段上には先頭データの
アドレスの間隔が順次第２オフセットとされた複数の転
送先データブロックを形成するデータ転送方式であっ
て、前記マイクロプロセッサは、第１レジスタに先頭転送元
データブロックの先頭データのアドレスを、第２レジス
タに先頭転送先データブロックの先頭データのアドレス
を、第３レジスタに第１オフセットを、第４レジスタに
第２オフセットを、第５レジスタに一つの転送元データ
ブロックにおけるデータの転送語数を夫々設定する処理
を行い、前記DMAデータ転送制御装置は、先頭の転送元データブ
ロックの転送に当たり、転送元アドレスレジスタとされ
る第６レジスタの初期値を前記第１レジスタが保有する
アドレスとし、転送先アドレスレジスタとされる第７レ
ジスタの初期値を前記第２レジスタが保有するアドレス
とする第１処理と、前記第１処理にて第６レジスタに設定された初期値を転
送元アドレスの起点とし、前記第１処理にて第７レジス
タに設定された初期値を転送先アドレスの起点として、
第１記憶手段のデータを第２記憶手段に転送する処理を
開始し、第５レジスタで指定される転送語数分のデータ
転送を完了するまで、１語のデータ転送毎に前記第６レ
ジスタの転送元アドレスを順次更新すると共に、その更
新の都度、第７レジスタの転送先アドレスの値に第４レ
ジスタの第２オフセットを加算又は減算して転送先アド
レスを更新しながら、転送元アドレスから転送先アドレ
スへのデータ転送を行って、先頭転送元データブロック
の複数のデータを相互に第２オフセットのアドレス間隔
を以て第２記憶手段に転送する第２処理と、一つの転送元データブロックの転送が終わる毎に、次の
転送元データブロックの転送のために、第６レジスタの
転送元アドレスの初期値を前回の初期値に対して第３レ
ジスタの第１オフセット分だけ増加した値に設定すると
共に、第７レジスタの転送先アドレスの初期値を前回の
初期値の次のアドレスの値に設定する第３処理と、前記第３処理にて第６レジスタに設定された初期値を転
送元アドレスの起点とし、前記第３処理にて第７レジス
タに設定された初期値を転送先アドレスの起点として、
第１記憶手段のデータを第２記憶手段に転送する処理を
開始し、第５レジスタで指定される転送語数分のデータ
転送を完了するまで、１語のデータ転送毎に前記第６レ
ジスタの転送元アドレスを順次更新すると共に、その更
新の都度、第７レジスタの転送先アドレスの値に第４レ
ジスタの第２オフセットを加算又は減算して転送先アド
レスを更新しながら、転送元アドレスから転送先アドレ
スへのデータ転送を行って、一つの転送元データブロッ
クの複数のデータを相互に第２オフセットのアドレス間
隔を以て第２記憶手段に転送する第４処理とを行うもの
である、ことを特徴とするデータ転送方式。