JPS61111232U - - Google Patents
Info
- Publication number
- JPS61111232U JPS61111232U JP19590784U JP19590784U JPS61111232U JP S61111232 U JPS61111232 U JP S61111232U JP 19590784 U JP19590784 U JP 19590784U JP 19590784 U JP19590784 U JP 19590784U JP S61111232 U JPS61111232 U JP S61111232U
- Authority
- JP
- Japan
- Prior art keywords
- integrated circuit
- mos
- mos integrated
- emitter
- turned
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000010586 diagram Methods 0.000 description 2
Landscapes
- Logic Circuits (AREA)
Description
第１図は本考案に係るインターフエイス回路の
回路図、第２図は従来のインターフエイス回路の
回路図である。 １，２……ＭＯＳ、ＩＣ，３，１３……ＭＯＳ
ＦＥＴ、４，１４……コントロール端子、９，１
６……データ読込み端子、５，１２……Ｉ／Ｏ端
子、１１……抵抗、１０……トランジスタ。
回路図、第２図は従来のインターフエイス回路の
回路図である。 １，２……ＭＯＳ、ＩＣ，３，１３……ＭＯＳ
ＦＥＴ、４，１４……コントロール端子、９，１
６……データ読込み端子、５，１２……Ｉ／Ｏ端
子、１１……抵抗、１０……トランジスタ。
Claims (1)
- 【実用新案登録請求の範囲】 オン時の抵抗の小さいＭＯＳ ＦＥＴで構成さ
れた第１のＭＯＳ集積回路と、 オン時の抵抗の大きいＭＯＳ ＦＥＴで構成さ
れた第２のＭＯＳ集積回路と、 前記第１のＭＯＳ集積回路の入／出力端子とア
ース点間にエミツタ・コレクタ路が接続され、前
記第２のＭＯＳ集積回路の入／出力端子にベース
が接続され、エミツタとベース間に抵抗が介挿接
続されるトランジスタとを具備したことを特徴と
するインターフエイス回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19590784U JPS61111232U (ja) | 1984-12-26 | 1984-12-26 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19590784U JPS61111232U (ja) | 1984-12-26 | 1984-12-26 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61111232U true JPS61111232U (ja) | 1986-07-14 |
Family
ID=30753526
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19590784U Pending JPS61111232U (ja) | 1984-12-26 | 1984-12-26 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61111232U (ja) |
-
1984
- 1984-12-26 JP JP19590784U patent/JPS61111232U/ja active Pending
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