JPS61111584A - モノリシツク半導体構造とその製法 - Google Patents

モノリシツク半導体構造とその製法

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JPS61111584A
JPS61111584A JP60153913A JP15391385A JPS61111584A JP S61111584 A JPS61111584 A JP S61111584A JP 60153913 A JP60153913 A JP 60153913A JP 15391385 A JP15391385 A JP 15391385A JP S61111584 A JPS61111584 A JP S61111584A
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  • Bipolar Transistors (AREA)
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 この発明は、少な（とも２種類の異なる半導体基板材料
、又は回路の成る部分に対する処理工程が他の部分に対
する処理工程と両立しない場合の１種類の半導体基板材
料を用いて、モノリシック半導体回路を製造することに
関する。
従来の技術及び問題点 １個の半導体基板の上に完全な回路が設けられている様
なモノリシック半導体回路は長年にわたってよ（知られ
ている。この様な従来の半導体基板は、その中の回路素
子が互いにごく接近しているという特徴を持ち、使う周
波数が高くなるにつれて、この特徴が極めて重要になる
。こういう従来のモノリシック回路は、全ての部品が１
ｓ類の半導９体材料を含む基板内に形成されることを必
要とすると共に、その中の全ての部品に対する処理工程
が経済性の範囲内で互いに両立性を持つことをも必要と
する。この理由で、異なる半導体材料の基板を使うか、
或いは同じ半導体材料であるが、処理工程に両立性のな
い様な基板を用いて、回路を作ることが必要忙なった時
、所望の回路形式にする為に複数個の半導体チップを使
うことが必要であった。この問題の典型例は、ＩＭＰＡ
ＴＴ　ｍ造と、ＦＥＴ、バラクタ等を含む関連回路とを
用いて、マイクロ波領域で動作する回路を製造する場合
である。この場合、他の標準的な回路に較べて、　ＩＭ
ＰＡＴＴを形成する際の処理方法が全（両立性がない為
に、ＩＭＰＡＴＴは別個の半導体チップの上に形成する
ことが必要である。従来、マイクロ波動作領域では、起
る変化に伴う寄生的な素子による装置の性能の制約を防
ぐ為に、部品は出来るだけ近づけることが望ましいとい
う点で、この為に問題があった。
この発明では、回路の部品が、異なる半導体材料の基板
、又は同じ半導体材料であるが、処理工程が両立しない
様な基板の上に形成される場合、回路素子の間隔を密接
にして、前に述べた様に部品の隔たりが大きい場合に起
る固有の問題を最小限に抑える様にしたモノリシック半
導体回路とこのモノリシック回路の製法とを提供する。
この発明は、上に述べた様な問題が存在する任意の種類
の装置に使うことが出来るが、完成回路を形成する為に
、ＩＭＰＡＴＴ及びその為の標準型の半導体回路を持つ
モノリシック半導体回路を提供する特定の実施例を図面
に示し且つ説明する。
簡単に云うと、この回路を形成する為、例えばガリウム
砒素で作られた２つの半導体ウェーハを用意する。１つ
のウェーハは随意選択によＦ）ＦＥＴ。
バラクタ等の様な標準型の回路を持っている。このウェ
ーハの能動面の上にポリイミド層を形成し、その能動層
がポリイミド層に接する様に、第２のウェーハをこのポ
リイミド層の上に配置する。第２のウェーハの能動層は
その中にＩＭＰＡＴＴ構造を持つている。次に、第２の
ウェーハの内、最終的な工ＭＰＡＴＴ構造が形成される
部分の下にある領域で、第１のウェーハをエツチングに
よって除き、その領域にあるポリイミドも除去する。次
に開口を銅又は金の様なヒート・シンク材料で充填し、
その後筒２のウェーハをエツチングによって除き、その
能動層だけを残丁。この時点で、最終的にＩＭＰＡＴＴ
を形成しようとする第２のウェーハの能動区域の部分の
上に、エッチャント・マスクとして作用するメタライズ
層をデポジットし、その後、第２のウェーハの前記能動
層をエツチングによって除き、能動層の内、金属ヒート
・シンクの上に配置されたメタライズ層の下にある部分
だけを残し、その上にメタライズ層がある様にする。次
にポリイミドを除去し、第１のウェーハの表面の上に、
マイクロ波回路を形成する。このマイクロ波回路はマイ
クロストリップ線路の形にすることが出来る。次に、ポ
リイミド層を工ＭＰＡＴＴの上方、並びに少なくともＩ
ＭＰＡＴＴとマイクロ波回路の間の領域に伸びる様に形
成する。ＩＭＰＡＴＴのメタライズ層の上方の領域にあ
るポリイミドを除去し、次１１ＣＩＭＰＡ−のメタライ
ズ部からマイクロ波回路へポリイミドの上の導電性ブリ
ッジ形成部を形成して、回路を完成する。ＩＭＰＡ’Ｉ
Ｔ及びその他の回路を全て１個の部材として収容するモ
ノリシック半導体回路が出来ることが理解されよう。
上に述べた手順では、モノリシック回路を形成する前に
、第１のウェーハに回路素子を形成しているが、その中
にＩＭＰＡＴＴを持つモノリシック回路を完成した後に
、第１のウェーハにこういう回路素子を形成することも
可能である。更に、こ〜で利用する両方の基板はガリウ
ム砒素の例で示すが、例ｔば第１のウェーハがシリコン
、ゲルマニウム又は工ＭＰＡＴＴに使われる材料とは異
なる半導体材料で形成されていても、この回路が同じ様
に十分作用することは容易に明らかである。
以上の説明から、異なる半導体材料の基板、又は同じ半
導体材料であるが、回路の異なる部分に於ける処理工程
が互いに全く両立性がなくて、経済的に一緒に形成する
ことが出来ない様な基板に形成された部品を用いて、モ
ノリシック半導体回路を作る方法を提供したことが理解
されよう。
実施例 第１図にはこの発明に従ってモノリシック半導体回路を
形成するのに使われる処理工程が略図で示されている。
第１（ａ）図に示すプロセスでは、第１のガリウム砒素
基板１を用意する。この基板はたとえば約１５０μｍ厚
の半絶縁性ＧａＡｓ層の上面に能動層３を持っており、
この能動層の中にはこの時点で部品が形成されていても
よいし、或いは後で説明する様に、プロセスの後の時点
で部品を形成することが出来る。厚さが大体１乃至２ミ
クロンになる様に適用したポリイミド層の部分５、好ま
しくはデュポン社のポリイミド２５５５の１−２μ厚の
層、が能動層３の上に形成され、真空中で約６００°Ｃ
で１／２時間加熱することにより、硬化させて溶媒を除
去する。後で第２図について説明する様に、ＩＭＰＡＴ
Ｔ構造の形をした能動層９を持ち、能動領域の表面の上
に未硬化の新鮮なポリイミド層部分５を持つガリウム砒
素の第２の基板７が、能動層３．９が向い合う様に、能
動層９をポリイミド層の、上にのせて、硬化したポリイ
ミド層部分５の上に配置される。ポリイミド層部分５を
再び硬化させ、溶媒を除去し、その後、ウェーハ１及び
７が、この時１層５となっているポリイミド層部分によ
って一緒に結合される。次に第１（ｂ１図に示す様に、
最終的にＩＭＰＡＴＴ　５ｌＩＩＥ造が形成される場所
の真下の領域で、下側のウェーハをマスクし、周知の様
に、過酸化水素及び硫酸の様なガリウム砒素に対する標
準型のエッチャントを用いてエツチングすることにより
、下側のウェーハ１内にバイヤ・ホール１１を作る。ポ
リイミド層５がエッチ・ストッパとして作用し、上側の
ウェーハ７をエッチされない様に保護する。その結果第
１（ｂ）図に示す構造になる。
ポリイミド層５の内、ホール１１の上方にある部分を酸
素プラズマを使うことによって除去する。
この酸素プラズマがホール領域内のポリイミドを焼却す
る。ポリイミドを除去した部分を含むホール１１を、次
にＴｉ−Ａｕを蒸着することにより、導電性のヒート・
シート金属で充填して、この後のめっきの間の電気接点
にする。この為の好ましいヒート・シンク金属は金、銀
及び銅である。その結果筒１（Ｃ）図に示す構造になり
、こ〜で金属が最終的な構造に於けるアース面としても
作用する。
次に、Ｈ２Ｏ２及びＮＨ，ＯＨの様なガリウム砒素に対
する選択性エッチを用いて、上側のウェーハ７をエッチ
し、その基板部分２３を除去する。このエツチングは能
動層９まで行なわれ、アルミニウムガリウム砒素層３１
に達するや否や、このエツチングが停止する。これは、
この層がガリウム砒素に対する選択的なエッチャントに
対するエッチ・ストッパとして作用するからである。次
に、周知の様に高温Ｈ（Ｊ又はＩＦエツチャ／トを使う
ことにより、アルミニウムガリウム砒素層３１を除去す
る。この結果出来る構造は第１（ｄ）図に示す様になり
、その上のメタライズ部１３を持つ下側のウェーハ１と
、ポリイミド層５と、能動層９の内、Ｎ＋形層３３、Ｎ
形層３５、Ｐ形層３７及びＰ十形層３９を含む部分とを
有する。Ｐ十形層３９はポリイミド層に隣接していて、
メタライズ部１３の上にある。
次に！　１　（ｄ１図の構造をマスクし、最終的なＩＭ
ＰＡＴＴ　ｍ造を形成しようとする領域の上にメタライ
ズ部を形成する。このメタライズは、約１．０ＯＯＡの
チタン層を敷き、次に約５０ＯＡの白金層を敷き、次に
約１／２乃至１ミクロンの金層を敷くことによって形成
される。これらの層が能動層９の’Ｍ４’ｒ出部分の上
部分次いで蒸着され、その後標準的にフォトレジストを
除去する。次に、能動層９の残りの部分を過酸化水素及
び硫酸の様なガリウム砒素に対するエッチャントを用い
てエッチする。この時メタライズ部１５がエッチャント
・マスクとして作用し、この為、メタライズ部１５の下
にある領域を除いて、ガリウム砒素が除去される。この
結果筒１（ｅ）図に示す様に残る構造は差渡し約５０乃
至１００ミクロンのＩＭＦＡＴ’ｆ’装置１７を含み、
アンダカットは約１乃至２ミクロンであり、こうしてＩ
ＭＰＡＴＴ構造に対する実質的な童の材料を持つ。次に
、酸素プラズマを用いた焼却により、ポリイミドｌ１ｊ
ｆ　５の残りを除去し、次にこの時露出している能動層
３又はウエーノＳ１０基板の上にマイクロス）　ＩＪツ
ブ１９の形をした回路を形成する。この為、フォトレジ
ストを使い、例えば薄いチタン層に続く金層の様な導電
金属のデボジツションを行なう。金層の厚さは、回路の
動作周波数に於ける表皮深さの少なくとも２倍にする。
例えば回路を３０ギガヘルツで動作させる場合、１／２
ミクロンのマイクロストリップ金属１９を使う。この結
果出来る構造が第１（ｆ）図に示されている。
次に、装置の上面の上にＩＭＰＡＴＴ構造１５よりも一
層高いポリイミド層２１を形成する。この層は２５ミク
ロン程度であり、工ＭＰＡＴＴ装置の上で、酸素プラズ
マで焼いてポリイミド層２１の中に開口を形成し、相互
接続用の露出面を作る為に、その上のポリイミドを除去
することによってマイクロストリップ１９も露出する。
次に、ＩＭＰＡＴＴ装置１５からマイクロストリップ１
９までのポリイミドの上に、導電金属、好ましくは金の
薄層をデポジットし、装置の表面から全ての無関係なポ
リイミド２１を除去して、第１（ｇ）図に示す最終的な
構造にする。
第２図には典型的な工ＭＰＡＴＴ　構造が略図で示され
ている。ウェーハ７がガリウム砒素の基板３を持ち、そ
の上には、ガリウム砒素のエッチャントに対するエッチ
ャント・ストッパとして作用するアルミニウムガリウム
砒素層３１、Ｎ十形層３３、Ｎ形層３５、Ｐ形層３７及
び外面のＰ十形層３９が相次いで形成されている。能動
層９は層３１乃至３９で構成される。
代案として、前に述べた様に、能動層３の中に最初に装
置を形成する必要はなく、第１（ｅ）図に示す様なポリ
イミド層５の除去の後、そしてマイクロストリツ７°１
９を形成する前に、これらの装置をその中に形成するこ
とが出来る。
基板１内に回路素子を形成するのに必要な工程とは全く
異質の製造処理工程を持つＩＭＰＡＴＴ装置１９を持つ
モノリシック半導体構造が提供されたことが理解されよ
う。上に述べた手順は、基板１がガリウム砒素以外の半
導体材料で形成されている場合にも、全く同様に作用し
、この為２種類の異なる半導体基板材料を用いたモノリ
シック半導体構造が得られることは容易に明らかである
。
この発明を特定の好ましい実施例について説明したが、
当業者にはいろいろな変更が容易に考えられよう。従っ
て、特許請求の範囲は、従来技術から考えて、この様な
全ての変更を包括する様になるべく広く解釈されるべき
である。
【図面の簡単な説明】
第１図はこの発明に従ってモノリシック半導体回路を形
成するのに使われる処理工程を示す略図、第２図は典型
的なＩＭＰＡＴＴ構造の略図である。 主な符号の説明 １．７：ウェーハ ３．９：能動層 ５：ポリイミド層 １３：メタライズ部 １９：マイクロストリップ

Claims (28)

    【特許請求の範囲】
  1. （１）その表面にヒート・シンクを持つ第１の半導体層
    と、前記ヒート・シンクの上に配置された第２の半導体
    層と、前記第２の半導体層を前記第１の半導体層から絶
    縁する絶縁手段と、該絶縁手段の上に配置されていて、
    前記第１の半導体層の一部分を前記第２の半導体層の上
    又は中にある手段に結合する導電手段とを有するモノリ
    シック半導体構造。
  2. （２）特許請求の範囲第１項に記載したモノリシック半
    導体構造に於て、前記第１の半導体層が前記第２の半導
    体層とは異なる半導体材料で構成されているモノリシッ
    ク半導体構造。
  3. （３）特許請求の範囲第１項に記載したモノリシック半
    導体構造に於て、前記ヒート・シンクが前記第１の層を
    通抜けるモノリシック半導体構造。
  4. （４）特許請求の範囲第２項に記載したモノリシック半
    導体構造に於て、前記ヒート・シンクが前記第１の層を
    通抜けるモノリシック半導体構造。
  5. （５）特許請求の範囲第１項に記載したモノリシック半
    導体構造に於て、前記第２の層の上又は中にある手段が
    前記第１の層の上に形成されたマイクロストリップを含
    み、前記導電手段が前記マイクロストリップに結合され
    ているモノリシック半導体構造。
  6. （６）特許請求の範囲第２項に記載したモノリシック半
    導体構造に於て、前記第２の層の上又は中にある手段が
    前記第１の層の上に形成されたマイクロストリップを含
    み、前記導電手段が前記マイクロストリップに結合され
    ているモノリシック半導体構造。
  7. （７）特許請求の範囲第３項に記載したモノリシック半
    導体構造に於て、前記第２の層の上又は中にある手段が
    前記第１の層の上に形成されたマイクロストリップを含
    み、前記導電手段が前記マイクロストリップに結合され
    ているモノリシック半導体構造。
  8. （８）特許請求の範囲第４項に記載したモノリシック半
    導体構造に於て、前記第２の層の上又は中にある手段が
    前記第１の層の上に形成されたマイクロストリップを含
    み、前記導電手段が前記マイクロストリップに結合され
    ているモノリシック半導体構造。
  9. （９）特許請求の範囲第１項に記載したモノリシック半
    導体構造に於て、前記第１の半導体層がその中に電気部
    品を含んでいるモノリシック半導体構造。
  10. （１０）特許請求の範囲第２項に記載したモノリシック
    半導体構造に於て、前記第１の半導体層がその中に電気
    部品を含んでいるモノリシック半導体構造。
  11. （１１）特許請求の範囲第３項に記載したモノリシック
    半導体構造に於て、前記第１の半導体層がその中に電気
    部品を含んでいるモノリシック半導体構造。
  12. （１２）特許請求の範囲第４項に記載したモノリシック
    半導体構造に於て、前記第１の半導体層がその中に電気
    部品を含んでいるモノリシック半導体構造。
  13. （１３）特許請求の範囲第５項に記載したモノリシック
    半導体構造に於て、前記第１の半導体層がその中に電気
    部品を含んでいるモノリシック半導体構造。
  14. （１４）特許請求の範囲第６項に記載したモノリシック
    半導体構造に於て、前記第１の半導体層がその中に電気
    部品を含んでいるモノリシック半導体構造。
  15. （１５）特許請求の範囲第７項に記載したモノリシック
    半導体構造に於て、前記第１の半導体層がその中に電気
    部品を含んでいるモノリシック半導体構造。
  16. （１６）特許請求の範囲第８項に記載したモノリシック
    半導体構造に於て、前記第１の半導体層がその中に電気
    部品を含んでいるモノリシック半導体構造。
  17. （１７）モノリシック半導体構造を形成する方法に於て
    、何れもその一方の表面に能動領域を持つ１対の半導体
    ウェーハを用意し、前記能動領域が向い合う様に、その
    間に配置した結合層に対して前記ウェーハを固定し、一
    方のウェーハの予定の領域を完全に通抜けて前記結合層
    に至る開口を形成し、前記開口から結合部分を除去し、
    該開口に他方のウェーハと接触するヒート・シンク材料
    を充填し、該ヒート・シンク材料の全体の上で前記他方
    のウェーハの予定の領域をメタライズし、該メタライズ
    部の下にあるその一部分を除いて、前記他方のウェーハ
    を除去し、前記ウェーハを互いに絶縁し、前記ウェーハ
    を電気的に結合する工程から成る方法。
  18. （１８）特許請求の範囲第１７項に記載した方法に於て
    、前記メタライズ部の下にある一部分を除いて前記他方
    のウェーハを除去する工程の後、前記結合層の残りの部
    分を除去する工程を含む方法。
  19. （１９）特許請求の範囲第１７項に記載した方法に於て
    、前記メタライズ部の下にある一部分を除いて前記他方
    のウェーハを除去する工程の後、前記一方のウェーハの
    上にマイクロストリップを形成する工程を含む方法。
  20. （２０）特許請求の範囲第１８項に記載した方法に於て
    、前記一方のウェーハの上にマイクロストリップを形成
    する工程を含む方法。
  21. （２１）特許請求の範囲第１７項に記載した方法に於て
    、前記ウェーハを電気的に結合する工程が、前記ウェー
    ハを互いに絶縁する工程で形成された絶縁部の上に導体
    を形成する工程を含む方法。
  22. （２２）特許請求の範囲第１８項に記載した方法に於て
    、前記ウェーハを電気的に結合する工程が、前記ウェー
    ハを互いに絶縁する工程で形成された絶縁部の上に導体
    を形成することを含む方法。
  23. （２３）特許請求の範囲第１９項に記載した方法に於て
    、前記ウェーハを電気的に結合する工程が、前記ウェー
    ハを互いに絶縁する工程で形成された絶縁部の上に導体
    を形成することを含む方法。
  24. （２４）特許請求の範囲第２０項に記載した方法に於て
    、前記ウェーハを電気的に結合する工程が、前記ウェー
    ハを互いに絶縁する工程で形成された絶縁部の上に導体
    を形成することを含む方法。
  25. （２５）モノリシック半導体構造を形成する方法に於て
    、何れもその一方の表面に能動領域を持つ第１及び第２
    の半導体ウェーハを用意し、前記能動領域が向い合う様
    に前記ウェーハを結合層に固定し、前記第１のウェーハ
    の予定の部分に開口を形成し、該開口内で露出した結合
    部を除去し、前記開口にヒート・シンク材料を充填して
    、該ヒート・シンク材料が第２のウェーハに接触する様
    にし、前記能動領域を除いて前記第２のウェーハを除去
    し、前記ヒート・シンクの上だけで、前記第２のウェー
    ハの能動領域の上に導電性エッチ・ストッパを形成し、
    該エッチ・ストッパの下にない前記第２のウェーハの能
    動層を除去し、残つているポリイミド層を除去し、前記
    第１のウェーハの上並びに／又は中に少なくとも１つの
    電気部品を形成し、前記第１のウェーハを前記第２のウ
    ェーハから電気的に絶縁し、前記第２のウェーハを前記
    電気部品に電気的に結合する工程から成る方法。
  26. （２６）特許請求の範囲第２５項に記載した方法に於て
    、前記結合層がポリイミドで形成される方法。
  27. （２７）特許請求の範囲第２５項に記載した方法に於て
    、前記第１及び第２のウェーハが異なる半導体材料で構
    成されている方法。
  28. （２８）特許請求の範囲第２６項に記載した方法に於て
    、前記第１及び第２のウェーハが異なる半導体材料で構
    成されている方法。
JP60153913A 1984-07-13 1985-07-12 モノリシック半導体構造 Expired - Lifetime JPH0732257B2 (ja)

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US06/630,485 US4596069A (en) 1984-07-13 1984-07-13 Three dimensional processing for monolithic IMPATTs

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4954875A (en) * 1986-07-17 1990-09-04 Laser Dynamics, Inc. Semiconductor wafer array with electrically conductive compliant material
US4800420A (en) * 1987-05-14 1989-01-24 Hughes Aircraft Company Two-terminal semiconductor diode arrangement
US5150192A (en) * 1990-09-27 1992-09-22 The United States Of America As Represented By The Secretary Of The Navy Field emitter array
US5057047A (en) * 1990-09-27 1991-10-15 The United States Of America As Represented By The Secretary Of The Navy Low capacitance field emitter array and method of manufacture therefor
US5244839A (en) * 1991-06-18 1993-09-14 Texas Instruments Incorporated Semiconductor hybrids and method of making same
US5330932A (en) * 1992-12-31 1994-07-19 Texas Instruments Incorporated Method for fabricating GaInP/GaAs structures
US5322816A (en) * 1993-01-19 1994-06-21 Hughes Aircraft Company Method for forming deep conductive feedthroughs
BE1008384A3 (nl) * 1994-05-24 1996-04-02 Koninkl Philips Electronics Nv Werkwijze voor het vervaardigen van halfgeleiderinrichtingen met halfgeleiderelementen gevormd in een op een dragerplak aangebrachte laag halfgeleidermateriaal.
JPH10275752A (ja) * 1997-03-28 1998-10-13 Ube Ind Ltd 張合わせウエハ−及びその製造方法、基板
US7446424B2 (en) * 2006-07-19 2008-11-04 Taiwan Semiconductor Manufacturing Co., Ltd. Interconnect structure for semiconductor package

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS56124274A (en) * 1979-11-15 1981-09-29 Secr Defence Brit Serial connecting combination of 22terminal semiconductor device and method of forming same

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3383760A (en) * 1965-08-09 1968-05-21 Rca Corp Method of making semiconductor devices
US3427515A (en) * 1966-06-27 1969-02-11 Rca Corp High voltage semiconductor transistor
DE2800820A1 (de) * 1978-01-10 1979-09-27 Hermann Dr Ing Mader Halbleiter-diode
JPS5541727A (en) * 1978-09-18 1980-03-24 Nippon Telegr & Teleph Corp <Ntt> Production of impatt diode
US4258375A (en) * 1979-04-09 1981-03-24 Massachusetts Institute Of Technology Gax In1-x Asy P1-y /InP Avalanche photodiode and method for its fabrication

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS56124274A (en) * 1979-11-15 1981-09-29 Secr Defence Brit Serial connecting combination of 22terminal semiconductor device and method of forming same

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US4596069A (en) 1986-06-24
JPH0732257B2 (ja) 1995-04-10

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