JPS61113331A - 遅延集中シフト形フレ−ム同期回路 - Google Patents
遅延集中シフト形フレ−ム同期回路Info
- Publication number
- JPS61113331A JPS61113331A JP23455584A JP23455584A JPS61113331A JP S61113331 A JPS61113331 A JP S61113331A JP 23455584 A JP23455584 A JP 23455584A JP 23455584 A JP23455584 A JP 23455584A JP S61113331 A JPS61113331 A JP S61113331A
- Authority
- JP
- Japan
- Prior art keywords
- frame
- signal
- frame synchronization
- circuit
- distributed
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/06—Synchronising arrangements
- H04J3/0602—Systems characterised by the synchronising information used
- H04J3/0605—Special codes used as synchronising signal
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Time-Division Multiplex Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
□〔技術分野〕
本発明はフレーム同期方式において、フレーム同期信号
がフレーム内に等間隔に分散配置され次分散形フレーム
同期信号に対するフレーム同期に関する。
がフレーム内に等間隔に分散配置され次分散形フレーム
同期信号に対するフレーム同期に関する。
従来、第１図に示すようにフレーム同期信号Ｆ１１−１
＃ ＰＩ−２ｔ・・・Ｆｓ−ｋが伝送符号の１フレー
ム内に等間隔に分散配置され定分散形フレーム同期信号
に対するフレーム同期回路として、第２図に示す回路が
やる。この回路は送信側から伝送されてきた信号中のフ
レーム同期信号（Ｆａ−ｔ、’＝１．２．３・・・、ｋ
）と受信側のローカルフレームカウンタ１が作るＯ−カ
ル分散フレーム同期信号（ＦＲ−１； ｉ＝１．２．３
・・・、ｋ）とｔ、検出回路２において各ローカル分散
フレーム同期信号（ＦトＩ：ｉ＝１，２．・・・ｋ）の
発生時点で〃為つそのフレーム同期信号（Ｆト＋ ｔ
１ ＝１．２．３・・・１毎に比較する。比較の結果一
致しないとき、アントゲ−）３ｔ−介して１ビツトシフ
ト制御回路４を動作させ、ＮＡＮＤゲート６の出力で′
ｏ＃とし、これ全アンドゲート７ｉＣ加えて、受信信号
ビットに同期しているクロック（ＣＬＫ）の１つ全消去
するものでらり、これに工っでローカルフレームカウン
タ１にローカル分散形フレーム同期信号の発生で１ビッ
ト遅らせる。このＬりｌフレーム同期方式を１ビット遅
延方式と言う。
＃ ＰＩ−２ｔ・・・Ｆｓ−ｋが伝送符号の１フレー
ム内に等間隔に分散配置され定分散形フレーム同期信号
に対するフレーム同期回路として、第２図に示す回路が
やる。この回路は送信側から伝送されてきた信号中のフ
レーム同期信号（Ｆａ−ｔ、’＝１．２．３・・・、ｋ
）と受信側のローカルフレームカウンタ１が作るＯ−カ
ル分散フレーム同期信号（ＦＲ−１； ｉ＝１．２．３
・・・、ｋ）とｔ、検出回路２において各ローカル分散
フレーム同期信号（ＦトＩ：ｉ＝１，２．・・・ｋ）の
発生時点で〃為つそのフレーム同期信号（Ｆト＋ ｔ
１ ＝１．２．３・・・１毎に比較する。比較の結果一
致しないとき、アントゲ−）３ｔ−介して１ビツトシフ
ト制御回路４を動作させ、ＮＡＮＤゲート６の出力で′
ｏ＃とし、これ全アンドゲート７ｉＣ加えて、受信信号
ビットに同期しているクロック（ＣＬＫ）の１つ全消去
するものでらり、これに工っでローカルフレームカウン
タ１にローカル分散形フレーム同期信号の発生で１ビッ
ト遅らせる。このＬりｌフレーム同期方式を１ビット遅
延方式と言う。
しかし、１ビット遅延シフト方式の欠点はローカル分散
形フレーム同期信号（ＦＲ−ｉ ＋ １ ＝１．２．・
・・、ｋ）毎にしか伝送されてきたフレーム同期信号（
Ｆｓ−ｒｉ＝１．ｚ、・・・、ｋ）とローカルフレーム
同期信号（ＦＢ−Ｉ； ””１，２，３．・・・、ｋ）
とｔ比較しないため、検出間隔がサブフレーム長ｍ
〔ビット）ｉｃｚ５、ｍｔ大きくすると検出間隔が長く
なり、フレーム同期復帰時間が長くなるという欠点があ
る。
形フレーム同期信号（ＦＲ−ｉ ＋ １ ＝１．２．・
・・、ｋ）毎にしか伝送されてきたフレーム同期信号（
Ｆｓ−ｒｉ＝１．ｚ、・・・、ｋ）とローカルフレーム
同期信号（ＦＢ−Ｉ； ””１，２，３．・・・、ｋ）
とｔ比較しないため、検出間隔がサブフレーム長ｍ
〔ビット）ｉｃｚ５、ｍｔ大きくすると検出間隔が長く
なり、フレーム同期復帰時間が長くなるという欠点があ
る。
本発明の目的は、フレーム同期信号がフレーム内に等間
隔に分散配置され定分散形フレーム同期信号に対するフ
レーム同期復帰時間葡遅延集中シフト方式にエリ短縮す
ることＶＣある。
隔に分散配置され定分散形フレーム同期信号に対するフ
レーム同期復帰時間葡遅延集中シフト方式にエリ短縮す
ることＶＣある。
本発明によれば、１フレーム内に等間隔に分散配置され
た分散フレーム同期信号を有するティジタル信号とのフ
レーム同期回路において、前記ディジタル信号？前記等
間隔のサブフレームに分配する手段と、分配され定前記
各サブフレーム全所定時間遅延し１フレーム内の前記分
散フレーム同期信号勿同−タイミングで並列出力する遅
延手段と、前記分散フレーム同期信号に対応するローカ
ルフレーム同期信号ｒ同一タイミングで並列出力するロ
ーカルフレーム発生手段と、前記遅延手段の各出力と前
記ローカルフレーム同期信号とを比較し同期検出で行う
検出手段と、前記ローカルフレーム同期信号の発生タイ
ミングを制御手段と？含む遅延集中シフト形フレーム同
期回路が得られる。
た分散フレーム同期信号を有するティジタル信号とのフ
レーム同期回路において、前記ディジタル信号？前記等
間隔のサブフレームに分配する手段と、分配され定前記
各サブフレーム全所定時間遅延し１フレーム内の前記分
散フレーム同期信号勿同−タイミングで並列出力する遅
延手段と、前記分散フレーム同期信号に対応するローカ
ルフレーム同期信号ｒ同一タイミングで並列出力するロ
ーカルフレーム発生手段と、前記遅延手段の各出力と前
記ローカルフレーム同期信号とを比較し同期検出で行う
検出手段と、前記ローカルフレーム同期信号の発生タイ
ミングを制御手段と？含む遅延集中シフト形フレーム同
期回路が得られる。
次に本発明の実施例について図面で参照して詳細に説明
する。
する。
第３図は本発明の実施例？示アブロック囚、第４図はそ
の動作原理を説明する図で必る。
の動作原理を説明する図で必る。
送信側から送出される伝送信号は受信側の分配回路１０
１Ｃ人力する。その伝送信号に第４図に示す↓うに１フ
レーム中にに個のサブフレーム’に有する分散形フレー
ム信号で、各サブフレームは先頭に分散形フレーム同期
信号Ｆｓ、ｔ （１＝＝ｌ、２．・・・、ｋ）、會有す
る。１サブフレーム長はｍビットで、ｌフレームはｋＸ
ｍビットで構成される。
１Ｃ人力する。その伝送信号に第４図に示す↓うに１フ
レーム中にに個のサブフレーム’に有する分散形フレー
ム信号で、各サブフレームは先頭に分散形フレーム同期
信号Ｆｓ、ｔ （１＝＝ｌ、２．・・・、ｋ）、會有す
る。１サブフレーム長はｍビットで、ｌフレームはｋＸ
ｍビットで構成される。
分配する〇
遅延回路２０＋ｃ−＋、２０１ｅ−ｚ、 −ｐ ２０ｚ
、２０ｓｌＨそれぞれ入力信号’＜ｍｘ（ｌｃ−１）、
ｍＸ（ｋ−２）、、、、、、、。
、２０ｓｌＨそれぞれ入力信号’＜ｍｘ（ｌｃ−１）、
ｍＸ（ｋ−２）、、、、、、、。
ｍＸ２．ｍｘｌビット遅延する。
検出回路３０ｆｌ遅延回路２０１Ｃ−ｔ、２０１ｃｍｚ
、・＝ １２０２ 。
、・＝ １２０２ 。
２０１の各出力おＬび分配回路１０の出力とローカルフ
レームカウンタ４０〃）ら並列人力するローカルフレー
ム同期信号ＦＲ−に、ＦＲ・Ｉｃ−１、”’ ＋ＦＲ−
２．Ｆト１ とｔローカルフレーム同期信号発生時点
で比較レ一致を検出する。検出時点でもし検出回路３０
ＶＣ直接入力する分配回路出力が第４内に示す工うに分
散フレーム信号の八→でおると一フレーム同期が検出さ
れる。
レームカウンタ４０〃）ら並列人力するローカルフレー
ム同期信号ＦＲ−に、ＦＲ・Ｉｃ−１、”’ ＋ＦＲ−
２．Ｆト１ とｔローカルフレーム同期信号発生時点
で比較レ一致を検出する。検出時点でもし検出回路３０
ＶＣ直接入力する分配回路出力が第４内に示す工うに分
散フレーム信号の八→でおると一フレーム同期が検出さ
れる。
フレームカウンタ４０Ｈ伝送信号のビットニ同期し７ｔ
り’ ｙ ｌ 信号（ＣＬＫ）７ＡＮＤゲート７゜金
倉して入力してクロック信号ｔカウントしカウント中は
ＯＲゲート６０へ１１”全出力する。またカウント数が
フレームビット数（ｍＸｋ）ＰＣ達するとカウントリセ
ットしＯＲゲート６０への入力金”Ｏ″に丁、ると同時
に、ローカルフレーム同期信号ＰＲ１ｌ（””Ｌ２ｙ・
・・、 ｋ）ｔ−並列出力する。さらに、次のクロック
信号が入力すると再びカウンＨ−開始し同じ動作を繰返
丁。なお、ローカルフレーム同期信号Ｆ１’Ｌ、Ｉは分
散形フレーム同期信号Ｆｓ−ｔ（ｊ＝ＩＩ２．・・・、
ｋ）の符号に等しいものである。
り’ ｙ ｌ 信号（ＣＬＫ）７ＡＮＤゲート７゜金
倉して入力してクロック信号ｔカウントしカウント中は
ＯＲゲート６０へ１１”全出力する。またカウント数が
フレームビット数（ｍＸｋ）ＰＣ達するとカウントリセ
ットしＯＲゲート６０への入力金”Ｏ″に丁、ると同時
に、ローカルフレーム同期信号ＰＲ１ｌ（””Ｌ２ｙ・
・・、 ｋ）ｔ−並列出力する。さらに、次のクロック
信号が入力すると再びカウンＨ−開始し同じ動作を繰返
丁。なお、ローカルフレーム同期信号Ｆ１’Ｌ、Ｉは分
散形フレーム同期信号Ｆｓ−ｔ（ｊ＝ＩＩ２．・・・、
ｋ）の符号に等しいものである。
検出回路３０は第５図に示す工うに槽底され、排他的論
理和ゲート３１１〜３０ｋ ＶＣ！り分配回路１０の出
力お工び遅延回路２０． （ｉ＝ｘ、ｚ、・・・、 ｋ
−１）の各出力とローカルフレーム同期信号ＦＦＬ−１
（ｊ＝１，２．・・・。
理和ゲート３１１〜３０ｋ ＶＣ！り分配回路１０の出
力お工び遅延回路２０． （ｉ＝ｘ、ｚ、・・・、 ｋ
−１）の各出力とローカルフレーム同期信号ＦＦＬ−１
（ｊ＝１，２．・・・。
ｋ）の各出力との排他的論理和音と９、さらにそれら各
ゲートの出力１ＮＯＲゲート３２に入力丁るごとに工っ
でフレーム同期検出信号を出力する。
ゲートの出力１ＮＯＲゲート３２に入力丁るごとに工っ
でフレーム同期検出信号を出力する。
フレーム同期が確立すると同期検出信号は“ＩＮとなり
、それ以外でば”Ｏ″となる。一方、保護回路５０は同
期検出後の同期状態＝ｉＭ回確認し、Ｍ回同期検出が行
われ友ならば、′１＃で出力し−それ以外は“０″で出
力する。し７’Ｃがって７レームカウンタ４０が（ｍｘ
ｋ）個目のクロック信号（ＣＬＫ）全カウントし、ロー
カルフレーム同期信号ＦＲ−１（””Ｌ２＊・・・、ｋ
）ｔ−発生したと＠に検出回路３０でフレーム同期がと
れないと、ＯＲ＋ゲート６０に入力する信号に丁べて０
”になる。ま之、遅延回路８０ｆｌクロック信号の約１
ビツト分遅延するので、（ｍＸｋ＋１）個目のクロック
信号にゲート７０’７通過しない。し九がって７レーム
カウンタ４０ｆ１１ビツト遅れて次のクロック信号にカ
ウントすることＩｃなる。この工うな１ビット遅延動作
１ が繰返し行わ１″５ち・°−”ｋ ７ Ｖ
−Ａ同期信号ＦＲ６Ｉ （””Ｌ２＋・・・、ｋ）の
発生タイミングは検出回路３０ＶＣ人力するサブフレー
ムの同期信号のタイミングに一致し、フレーム同期が確
立する。この結果ＯＲゲート６０の出力が１” トｅ
、９、（ｍＸｋ＋１）個目のクロック信号にゲー）７（
１通過し、このクロックパルスケ含めてｍｘｋのクロッ
クパルス音カウントするたびにローカルフレームカウン
タはローカルフレーム同期信号ＰＲ−１（ｊ＝１．２．
・・・、ｋ）’（＋−発生し、検出回路３０からはその
几びにフレーム同期信号が出力する。保護回路５０は同
期がとれる友びに発生する同期検出信号が一定間隔でＭ
回連続して入力しｔとき、その出力ｔ″′１＃′１＃レ
ベル変換れに−ニジフレーム同期が確立しクロック信号
はフレームカウンタ４０へ連続的に入力することができ
る。
、それ以外でば”Ｏ″となる。一方、保護回路５０は同
期検出後の同期状態＝ｉＭ回確認し、Ｍ回同期検出が行
われ友ならば、′１＃で出力し−それ以外は“０″で出
力する。し７’Ｃがって７レームカウンタ４０が（ｍｘ
ｋ）個目のクロック信号（ＣＬＫ）全カウントし、ロー
カルフレーム同期信号ＦＲ−１（””Ｌ２＊・・・、ｋ
）ｔ−発生したと＠に検出回路３０でフレーム同期がと
れないと、ＯＲ＋ゲート６０に入力する信号に丁べて０
”になる。ま之、遅延回路８０ｆｌクロック信号の約１
ビツト分遅延するので、（ｍＸｋ＋１）個目のクロック
信号にゲート７０’７通過しない。し九がって７レーム
カウンタ４０ｆ１１ビツト遅れて次のクロック信号にカ
ウントすることＩｃなる。この工うな１ビット遅延動作
１ が繰返し行わ１″５ち・°−”ｋ ７ Ｖ
−Ａ同期信号ＦＲ６Ｉ （””Ｌ２＋・・・、ｋ）の
発生タイミングは検出回路３０ＶＣ人力するサブフレー
ムの同期信号のタイミングに一致し、フレーム同期が確
立する。この結果ＯＲゲート６０の出力が１” トｅ
、９、（ｍＸｋ＋１）個目のクロック信号にゲー）７（
１通過し、このクロックパルスケ含めてｍｘｋのクロッ
クパルス音カウントするたびにローカルフレームカウン
タはローカルフレーム同期信号ＰＲ−１（ｊ＝１．２．
・・・、ｋ）’（＋−発生し、検出回路３０からはその
几びにフレーム同期信号が出力する。保護回路５０は同
期がとれる友びに発生する同期検出信号が一定間隔でＭ
回連続して入力しｔとき、その出力ｔ″′１＃′１＃レ
ベル変換れに−ニジフレーム同期が確立しクロック信号
はフレームカウンタ４０へ連続的に入力することができ
る。
同期確立後７レームカウンタ４０が（ｍＸｋ）個目のク
ロック上カウントし九とき、フレームカウンタ４０から
ゲート６０へ出力するパルスに、伝送信号１フレーム中
の先頭ビットのタイミングと一致している。本実施例で
は保護回路５０がＭ １尋ψ 回フレームＦＪ期ｔ−検出しｔ後に７レームカウンタ４
０がゲート６０へ出力するパルス？、フレーム同期タイ
ミング信号として利用できるＬう、保護以上説明した工
うに本実施例では、送信側から伝送されてくる信号？サ
ブフレーム長に等しいｍビットごとに分配し、それぞれ
ｍＸ（ｋ−１）。
ロック上カウントし九とき、フレームカウンタ４０から
ゲート６０へ出力するパルスに、伝送信号１フレーム中
の先頭ビットのタイミングと一致している。本実施例で
は保護回路５０がＭ １尋ψ 回フレームＦＪ期ｔ−検出しｔ後に７レームカウンタ４
０がゲート６０へ出力するパルス？、フレーム同期タイ
ミング信号として利用できるＬう、保護以上説明した工
うに本実施例では、送信側から伝送されてくる信号？サ
ブフレーム長に等しいｍビットごとに分配し、それぞれ
ｍＸ（ｋ−１）。
ｍＸ（ｋ ｚ）、・・・・・・、ｍＸ２．ｍＸ１ビツ
トだけ遅延させてフレーム同期信号の検出回路に導いて
いるので、ローカルフレームカウンタ４０が作□るロー
カル分散形フレーム同期信号（Ｆａ、ｔ ；１＝＝ｌ。
トだけ遅延させてフレーム同期信号の検出回路に導いて
いるので、ローカルフレームカウンタ４０が作□るロー
カル分散形フレーム同期信号（Ｆａ、ｔ ；１＝＝ｌ。
２、・・・ｋ）と伝送信号中の分散形フレーム同期信号
（Ｆｓ、＋ ；ｊ＝１．２．−・−ｋ）とを最後の分散
形フレーム同期信号ＦＢ−ｋが入力する同一時点で比較
することが可能となり、フレーム同期が確立するまでの
時間が短縮される。
（Ｆｓ、＋ ；ｊ＝１．２．−・−ｋ）とを最後の分散
形フレーム同期信号ＦＢ−ｋが入力する同一時点で比較
することが可能となり、フレーム同期が確立するまでの
時間が短縮される。
以上説明したように本発明ＶＣよれは、分散形フレーム
同期復帰時間が短縮される。又、フレーム同期信号に１
フレーム内に等間隔に分散されていルタめ、バーストエ
ラーのようなエラーに対する影響が小さい。
同期復帰時間が短縮される。又、フレーム同期信号に１
フレーム内に等間隔に分散されていルタめ、バーストエ
ラーのようなエラーに対する影響が小さい。
第１因は分散形フレーム信号を示すブロック図、第２図
に従来のフレーム同期検出回路會示すブロック図、第３
囚に本発明の実施例で示すブロック図、第４図に本発明
の詳細な説明するための図、第５因に第３図に使用する
検出回路の一例ｒ示す回路図でおる。 １．４０・・・ローカル７レームカウンタ、２，３０・
・・検出回路、３，７．７０・・・ＡＮＤゲート、４・
・・１ビツトシフト制御回路、５，５０・・・保護回路
、１０・・・分配回路、６，６０・・・ＮＡＮＤゲート
代理人弁理士内 原 晋 ″ンＬ−４ｒ
：Ｉ期槓出信号
に従来のフレーム同期検出回路會示すブロック図、第３
囚に本発明の実施例で示すブロック図、第４図に本発明
の詳細な説明するための図、第５因に第３図に使用する
検出回路の一例ｒ示す回路図でおる。 １．４０・・・ローカル７レームカウンタ、２，３０・
・・検出回路、３，７．７０・・・ＡＮＤゲート、４・
・・１ビツトシフト制御回路、５，５０・・・保護回路
、１０・・・分配回路、６，６０・・・ＮＡＮＤゲート
代理人弁理士内 原 晋 ″ンＬ−４ｒ
：Ｉ期槓出信号
Claims (1)
- １フレーム内に等間隔に分散配置された分散フレーム同
期信号を有するディジタル信号とのフレーム同期回路に
おいて、前記ディジタル信号を前記等間隔のサブフレー
ムに分配する手段と、分配された前記各サブフレームを
所定時間遅延し１フレーム内の前記分散フレーム同期信
号を同一タイミングで並列出力する遅延手段と、前記分
散フレーム同期信号に対応するローカルフレーム同期信
号を同一タイミングで並列出力するローカルフレーム発
生手段と、前記遅延手段の各出力と前記ローカルフレー
ム同期信号とを比較し同期検出を行う検出手段と、前記
ローカルフレーム同期信号の発生タイミングを制御する
制御手段とを含む遅延集中シフト形フレーム同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23455584A JPS61113331A (ja) | 1984-11-07 | 1984-11-07 | 遅延集中シフト形フレ−ム同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23455584A JPS61113331A (ja) | 1984-11-07 | 1984-11-07 | 遅延集中シフト形フレ−ム同期回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61113331A true JPS61113331A (ja) | 1986-05-31 |
Family
ID=16972857
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23455584A Pending JPS61113331A (ja) | 1984-11-07 | 1984-11-07 | 遅延集中シフト形フレ−ム同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61113331A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01105629A (ja) * | 1987-10-19 | 1989-04-24 | Hitachi Ltd | フレーム同期回路 |
-
1984
- 1984-11-07 JP JP23455584A patent/JPS61113331A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01105629A (ja) * | 1987-10-19 | 1989-04-24 | Hitachi Ltd | フレーム同期回路 |
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