JPS61114572A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は素子分離領域を有する半導体装置の製造方法に
係シ、特に一導電型の半導体で形成された素子分離領域
によって各素子を電気的に分離する半導体装置の製造方
法に関する。

〔従来技術〕

第４図（＆）は、特願昭５８−１２０７５５号に記載さ
れている光電変換装置の平面図、第４図（ｂ）は、その
Ａ　−Ａ’線断面図である。

第４図（−）および（ｂ）において、ｎ＋シリコン基板
１０１上に光センサセルが配列されておシ、各党センサ
セルは５ｉｏ２　、５ｔｓＮ４　、又はポリシリ゛コン
等により成る素子分離領域１０２によって隣りの光セン
サセルから電気的に絶縁されている。

各光センサセルは次のような構成を有する。

エピタキシャル技術等で形成される不純物濃度の低いｎ
″″領域１０３上にはｐタイプの不純物（たトエばゾロ
ン等）をドーピングすることでｐ領域１０４および１０
５が形成され、ｐ領域１０４にはｎ＋領域１０６が形成
されている。

ｐ領域１０４および１０５は、各々ｐチャネルＭＯ８ト
ランジスタのソースおよびドレインであシ、ｐ領域１０
４および？領域１０６は、各々ＮＰＮバイプーラトラン
ジスタのベースおよびエミッタである。すなわち、ｐ領
域１０４は、ｐチャネルＭＯ８トランジスタのソースと
ＮＰＮパイ４−ラトランジスタのベースを兼ねている。

このよ５に各領域が形成されたｎ−領域１０３上には酸
化膜１０７が形成され、酸化膜１０７上に前記ｐチャネ
ルＭＯ８トランジスタのダート電極１０８と、ＭＯＳキ
ャパシタ電極１０９とが形成されている。ＭＯＳキャパ
シタ電極１０９は、酸化膜１０７を挾んでｐ領域１０４
と対向し、キャノ々シタを構成する。

その他ｖｃｎ＋領域１０６に接続されたエミ、り電極１
１０．ｐ領域１０５に接続された電極１１１がそれぞれ
形成されている。

光はバイポーラトランジスタのベースであるｐ領域１０
４へ入射し、光量に対応した電荷がｐ領域１０４に蓄積
される（蓄積動作）。蓄積された電荷によってペース電
位は変化し、その電位変化をエミッタ電極１１０から読
出すことで、入射光量に対応した電気信号を得ることが
できる（読出し動作）。また、ｐ領域１０４を所定電位
（ここでは負電位）にリセットするには、電極１１１に
所定電圧を印加しておき、ダート電極１０８に電圧を印
加してｐチャネルＭＯ８トランジスタを導通状態にすれ
ばよい（リフレッシ、動作）。このリフレッシ。動作に
よって、ベースであるｐ領域１０４の完全な初期化が行
われたことになり、以後上述の蓄積、読出し、す７レツ
シーという各動作が繰シ返される。

このように、リフレッシュ動作時にベースであるｐ領域
１０４を所定の負電圧に固定することで、光の強弱に関
係なく光情報を完全に、かつ高速で消去することができ
る。

〔発明が解決しようとする問題点〕

しかしながら、特に光電変換装置では、感度の向上およ
び高解像度化の要請等に伴って、素子表面を有効に利用
することが望ましい。

この点で、従来の光電変換装置は十分ではなかりた。す
なわち、第１図に示すようＶＣ，絶縁材より成る素子分
離領域１０２およびｐ領域１０５を有しているために、
この領域分だけ素子が大きくなり、しかもリフレッシ、
時に導通状態となるｐチャネルＭＯＳトランジスタの一
方の主電極領域１０５に所定の負電圧を印加するための
配線を特別に設ける必要がある。

一方、半導体よ）成る素子分離領域の場合、２〜４μｍ
の幅でチップ内を引きまわすと、抵抗値がシート抵抗の
２５００〜５０００倍となシ、電位分布が発生する問題
が生ずる。

また素子分離領域を深く形成しようとすると、幅も同程
度に広Ｃ→素子表面の無駄が大きくなってしまう。

本発明は上記従来の問題点に鑑み成されたものでラシ、
その目的は完全な素子分離が実現でき、素子分離領域の
抵抗値が低く、かつ素子表面を有効に利用できる半導体
装置の製造方法を提供することにある。

〔発明の概要〕

本発明による半導体装置の製造方法は、一導電型半導体
層に形成された各素子を反対導電型半導体の素子分離領
域によって電気的に分離した半導体装置ｔ−製造する方
法において、前記一導電型半導体層の素子分離領域を形
成すべき位置に所望の深さの溝を形成する第１ステップ
と、 該溝に反対導電型の多結晶半導体を形成する第２ステ、
プと、 によって前記素子分離領域を形成することを特徴とする
。

〔実施例〕

以下、本発明の実施例を図面を用いて詳細に説明する。

第１図は、本発明による半導体装置の製造方法の一実施
例の製造工程図である。

まず、第１図（ａ）　Ｋ示されるよ５に、不純物濃度Ｉ
　Ｘ　１０　〜５　Ｘ　１０”ｃｙｔ−”のｎｆｉシリ
コン基板１の裏面に、不純物濃度Ｉ　Ｘ　１０”〜Ｉ　
Ｘ　１０２０譚−３のオーミツクコ／タクト用のｎ＋層
２をＰ　、　Ａｓ又はｓｂの拡散によって形成する。続
いて、ｎ＋層層上上厚さ３０００〜７０００Ｘの酸化膜
３（たとえば５ｔｏ２膜）を■法によって形成する。

酸化膜３はバックコートと呼ばれ、基板１が熱処理され
る際の不純物蒸気の発生を防止するものである。

次に、基板１０表面を、温度１０００℃、　ＨｃＡを２
１／ｍｉｎ、　Ｎ２を６０　Ｊ／ｍｌｎの条件で約１．
５分間エツチングした後、ソースガス５ｔａ２ｃｚ２　
（１００チ）を１．２１／ｍｋｎ　、ドーぜングｆス（
Ｎ２希釈Ｐ）１３　。

２０ＰＰＭ）を１００ＣＣ流し、成長温度１０００℃。

１２０〜１８０Ｔｏｒｒの減圧下において、ｎ−１ピタ
キシャル層４（以下、ｎ一層４とする）を形成する。こ
の時の単結晶成長速度は０．５μｍ／ｍｉｍ　、厚さは
２〜１０μｍ１そして不純物濃度はＩ　Ｘ　１０１２〜
１０１６鋸−３，好ましくは１０〜１０　譚　である〔
第１図（ｂ）〕。

なお、ｎ″″″層４質を向上させるためには、基板をま
ず１１５０〜１２５０℃程度の高温処理で表面近傍から
酸素を除去して、その後８００℃程度の長時間熱処理に
よシ基板内部にマイクロディフェクトを多数発生させ、
デヌーデットゾー／を有するイントリンシック２ッタリ
ングの行える基板にしておくこともきわめて有効である
。

続いて、ｎ一層４上に厚さ８０００〜１２０００芙の酸
化膜５をパイロジェネ、り酸化（Ｎ２＋０２）、ウェッ
ト酸化（０２＋　Ｎ２０　）　、又はスチーム酸化（Ｎ
２　＋　Ｎ２０　）により形成する。更に、積層欠陥等
のない良好な酸化膜を得るには、８００〜１０００℃の
温度での高圧酸化が適している。

そして、素子分離領域を形成するために、酸化膜５の一
部をフォトリソグラフィ法によって選択的に除去する〔
第１図（Ｃ）〕。

次に、酸化膜５をマスクとして、ｎ″″″層４ＩＢ（リ
アクティツイオンエッチング装置）を用いて選択的にエ
ツチングし、素子分離領域を形成するための溝Ｇを形成
する〔第１図（ｄ）〕。このエエツチング種のガスとし
【は、ＳＦ６又ｔｉＣＦ＋　＋　０２又はｓｐ６　＋　
ＣＣｌ４を用い喪。

溝Ｇを形成すると、ＲＩＢを用いたエツチング工程で発
生した不純物および残留物の除去と表面清浄化のために
、７ツ酸等の強酸と超音波洗浄の併用によって洗浄を行
う。また、乾燥工程は、一般に用いられるリンサードラ
イヤを利用するものと、ラング加熱とを併用した乾燥法
を用いると、良い結果が得られた。

続いて、゛減圧ＣＶＤ法を用いて溝ＧＫｆ！すｙリコン
６を埋込む〔第１図（・）〕。

ポリシリコン６の堆積条件は、温度５６０〜７００℃、
堆積速度４０〜１２０１７ｍ１ｎ　、圧力０、２〜１．
０　Ｔｏｒｒ　、種ガス量（ｓｔａ４ｚｏｏ＊）は２０
〜２０００８７ｍ１１１である。

こうして４リシリコン６を埋込むと、ポリシリコンロに
ｐ型不純物としてゾロンを拡散する。

まず、ウェハ状に形成されたがロンナイトライド（以下
ＢＮとする）を第１図（ｅ）に示されるウェハと向い合
せて拡散炉内に配置し、Ｎ２＋０２＋Ｎ２雰囲気で８０
０℃の熱処理を行なって不純物Ｂを含んだ＆０ンガラス
をポリシリコンロ上に付着させる。

続いて、Ｎ２雰囲気中で１０５０〜１１５０℃の熱処理
を２〜６時間行い、付着不純物Ｂをポリシリコンロ内へ
押込む。その際、ポリシリコンロへの不純物拡散は、ｎ
一層４に比較してはやく進行し、また１１″″層４は酸
化膜５によりて覆われているために、ｎ″″層４内にお
いて、ゾロン拡散は実質的に溝Ｇ内のポリシリコンロに
のみ行われる。以下、溝Ｇ内のぎロン拡散されたｐポリ
シリコンを素子分離領域６とする。

次に、ガス８Ｆ４＋０２ｔ−用いたＲＩＥによって工。

デパック（凸部からエツチングする方法）を行い、表面
のポリシリコンおよび酸化膜５を順次エツチングし、平
坦化する〔第１図（ｆ）〕。

なお、上記素子分離領域６を形成する工程は、第１図（
ｓ）Ｋおける？リシリ；ンを堆積する際にＢ２Ｈ６（ジ
ゲラン）等のガスを混合して、不純物を含んだポリシリ
コンを堆積すれば、ゾロン拡散工程を省略することがで
きる。

こうして、ｐｌＪの素子分離領域６が形成されると、表
面に残っ九酸化膜、汚れ等を取シ除くために、７．酸等
の薬品によ部表面清浄化を行う。

次に、バイポーラトランジスタのペース領域を形成する
。

まず、バッファ用酸化膜７を表面に形成し、その上にレ
ゾスト８を塗布してベースとなるべき領域をパターニン
グする〔第１図（ｇ）〕。

駿酸化膜は、ペース領域をイオン注入によって形成する
際のチャネリング防止および表面欠陥防止のために設け
られ、厚さは５００〜１５００Ｘである。

続いて、ＢＦ３を材料ガスとして生成されたＢ＋イオン
又はＢＦ２　　イオンをウェハへ打ち込む。この時レジ
スト８がマスクとなシ、レジスト８が除去された部分に
だけＢ＋イオンが注入される。この表面濃度は１×１０
〜５　Ｘ　１０　　ｔｙｎ　　％望ましくは１〜２０Ｘ
１０　　ｃｍ　　であシ、イオン注入量は７×１０〜１
×１０　の　、望ましくはＩ　Ｘ　１０１２〜ｌＸｌ０
　　ｃｍ　　である。

こうしてイオンが注入されると、レジスト８が除去され
、Ｎ２雰囲気で１０００〜１１００℃の熱処理が行われ
る。この熱処理によって、注入されたがロンイオンを電
気的に活性化させ結晶欠陥を除去し、ベースとなるｐ領
域９（以下、ベース領域９とする。）を形成する。さら
に、パイロジェネ、り酸化（Ｈ２＋　０２　）によって
ペース領域９を所定の深さまで拡散によ）形成するとと
もに、酸化膜ｌＯを形成する〔第１図（ｈ）〕。

ペース領域９の深さはたとえば０．６〜１μｍ程度であ
る。

ペース領域９の厚さと不純物濃度は以下のような考えで
決定する。感度を上げようとすれば、ペース領域９の不
純物濃度を下げてベース・エミッタ間容量Ｃｂｅを小さ
くすることが望ましい。Ｃｂｅは略々次のように与えら
れる。

ただし、ｖｂｔは工ばツタ・ペース間拡散電位であシ、 で与えられる。ここで、Ｃはシリコン結晶の誘電率、Ｎ
Ｄはエミッタの不純物濃度、Ｎムはベースのエミッタに
隣接する部分の不純物密度ｎ１は真性キャリア濃度Ａｓ
はペース領域の面積、ｋは？ルッマン定数、Ｔは温度、
ｑは単位電荷量である。Ｎムを小さくする程Ｃｂｅは小
さくなって、感度は上昇するが、Ｎムをあまシ小さくし
すぎるとペース領域が動作状態で完全に空乏化してパン
チングスルー状態になってしまうため、あまシ低くはで
きない。

ペース領域が完全に空乏化して）４ンチングスルー状態
にならない程度に設定する。

なお、ペース領域９を形成する方法としては、ＢＳＧを
ウェハ上に堆積させて、１１００〜１２００℃の熱拡散
によって不純物Ｂを所定の深さまで拡散させて形成する
方法もある。

こうして、素子分離領域６およびペース領域９が形成さ
れると、酸化膜１０を選択的に除去し、そこに厚さ数十
〜数百芙の酸化膜１１および１２を形成する〔第１図（
ｉ）〕。ここでは、ＨＣｔ（１００〜２００　ａｌ、／
ｍｉｎ　）を含む（０２＋　ＨＣｔ十Ｎ２　）ガスによ
シ酸化することで良い結果が得られた。

なお、酸化膜１１および１２の代わシに減圧（至）法を
用いた窒化膜（５ｉ３Ｎ４）でも良い。窒化膜は、誘電
率が８１０２の約２倍でらシ、大きなコンデンサ容量を
得ることができる。また酸化膜（５ｔｏ２膜）は８１と
８１０２の界面が安定であシ、熱ストレスや界面準位が
少ないという利点がある。

酸化膜１１および１２を形成すると、ｐ＋イオンを５×
１０〜１×１０　ｃｍ　イオン注入する。

このイオン注入は、ペース領域９と素子分離領域６との
間に形成されるｐチャネルＭＯ８トランジスタがスイッ
チ動作を行う場合のしきい値電圧ｖｔｈを決定するため
に行われる。本実施例では、しきい値電圧は０．５〜２
ｖに設定した。

続いて、エミ、り電極およびエミッタ領域を形成するた
めに、フォトリソグラフィを用いて酸化膜１１の一部を
除去する。そして、（Ｎ２　＋　ＳｉＨ４＋　ＡｌＲ１
１）又は（Ｈｅ　＋　８１Ｈ４＋　ＡｓＨ３）又は（Ｈ
ａ　＋８１Ｈ４＋　ＰＨ，）　；ガスを用いて、ＣＶＤ
法により　Ａｓ又はＰドーグのポリシリコンを堆積する
。この時の堆積温度は５５０℃〜９００℃程度、厚さは
２０００〜７０００Ｘである。むろん、ノンドーグのポ
リシリコンを（至）法で堆積しておいて、その′後Ａｓ
又はＰを拡散しても良い。

そして、堆積し九Ｉリシリコン膜をマスク合わせフォト
リングラフィ工程の後エツチングで除去し、ポリクリコ
ン１３および１４を形成する〔第１図（ｊ）〕。ただし
、堆積したポリシリコンのエツチングはＣ２ＣＬ２Ｆ４
ａ　（ＣＢｒＦ３　＋　Ｃ２２）等のガス系で行う。

続いて、熱処理全行うことで、ポリシリコン１３から不
純物（Ａｍ）をベース領域９の内部に拡散させ、ｎ＋エ
ミ、り領域１５を形成する〔第１図（ｋ）　）　。

次に、厚さ３０００〜７０００Ｘの５ｉｏ２膜１６を上
述のガス系の（至）法で堆積し、続いて、マスク合せ工
程とエツチング工程とによυポリシリコン１４上にコン
タクトホールを開ける。このコンタクトホールに電極１
７　（Ａｔ、　Ａｔ−８１、Ａｔ−Ｃｕ−８１等の金属
）を真空蒸着又はスパッタリングによって堆積させる〔
第１図（４〕。

続いて、ＰＳＧ膜又は５１０２膜等の眉間絶縁膜１８を
ＣＶＤ法で厚さ３０００〜６０００Ｘ堆積させる。

そして、マスク合わせおよび工、チング工程により、／
リシリコン１３上にコンタクトホールを開け、電極１９
　（Ａｔ、　Ａｔ−８１、Ａｔ−Ｃｕ−８１等の金属）
を形成する〔第１図（ホ）〕。

そして最後に、パ、シペーシ、ン膜２０　（ＰＳＧ膜又
は８１５Ｎ４膜等）をＣＶＤ法によって形成し、ウェハ
裏面に電極２１　（ｈｔ　、ｈｔ−ｓｌ、　Ａｕ等の金
属）を形成して完成する〔第１図（→〕。

なお、本実施例では、溝Ｇの深さをｎ″″″層４さに等
しくしたが、これに限定されるものではなく、ｎ一層４
に広がる空乏層を素子間で分離できる深さであれば十分
である。

第２図は、第１図（、）に示される光センサセルを２次
元的に配列した光電変換装置の平面図であ択一中のＢ　
−Ｂ’線断面が第１図（、）に相当する。

次に、第１図（、）および第２図を参照しながら、本実
施例によって製造された光電変換装置の構成および動作
を説明する。

両図において、ｔｌ型シリコンの基板１上にｎ″″″層
４成され、その中に素子分離領域６によりて相互に電気
的に絶縁されて光センサセルが形成されている。

各光センナセルは、ｎ一層４上のバイポーラトランジス
タのｐペース領域９、ｎ＋エミッタ領域１５、酸化膜１
０を挾んで、ｐ−ＭＯＳ）ランジスタのダートとｐぺ一
゛ス領域９にパルスを印加するためのコンデンサＣＯＸ
の電極とを兼ねている電極用のＩリシリコン１４、 ？エミ、り領域１５に接続している電極用のポリシリコ
／１３、 そして、ポリシリコン１３に接続した電極１９およびポ
リシリコン１４に接続した電極１７等で構成さｔ１４【
いる。

このような構成を有する光センサセルの基本的動作を次
に説明する。

まず、電荷蓄積動作は、ｐペース領域９にｎ＋エミ、り
領域１５に対して逆バイアス電位を与えた後、？リシリ
コン１４の電位をｐ　−ＭＯＳ　トランジスタのしきい
値電圧以上の正電位に保ち、ｐ−ＭＯＳトランジスタを
オフ状態として、ｐペース領域９に光によって発生した
ホールを蓄積する。

ホールの蓄積によって、ｐペース領域９の電位は正の方
向に向かって変化するが、光の強さによって各党センサ
セルのｐペース領域９の電位は異なってくる。

この状態で、正の読出しパルス電圧ｖＲが電極１７から
ポリシリコン１４に印加される。電圧Ｖ、は正であるか
ら、ｐ−ＭＯＳ　トランジスタはオフ状態のままである
。

読出しパルス電圧ｖＲがポリシリコン１４に印加される
と、ｐベース領域９がｎ＋エミッタ領域１５に対して順
方向バイアス状態となシ、ｎ工４．り領域１５からｐペ
ース領域９の電子の注入が起こり、ｎ＋エミッタ領域１
５の電位が次第に正電位方向に変化する。すなわち、ｐ
ベース領域９に蓄積された情報がエミ、り側へ読出され
る。

ある一定時間読出しパルス電圧Ｖ、が印加され先後、ポ
リシリコン１４が接地電位になると、ｐペース領域９は
ｎ＋エミッタ領域１５に対して逆バイアス状態となり、
ｎ＋エミ、り領域１５の電位変化は停止する。

この状態で、エミ、り側の情報がポリシリコン１３およ
び電極１９を通って外部へ読出される。

この読出しが終了すると、電極１９が接地され、？エミ
ッタ領域１５は接地電位となる。しかし、この状態では
、ｐベース領域９に光の強度に対応した電位、すなわち
光情報が蓄積されたままであるから、この光情報を除去
する必要がある。

そこで、電極１７を通じて、ポリシリコン１４にｐ　−
ＭＯＳ　トランジスタのしきい値電圧Ｖｔｈを超える負
のノクルス電圧ＶＩＬＨを印加する。これによってｐ−
’ＭＯＳトランジスタは導通状態となシ、ｐ−一ス領域
９に蓄積されたホールは除去され、ｐペース領域９の電
位は素子分離領域６に印加されている所定の負電圧に固
定される。

このリフレッシ−動作によって、ｐペース領域９は完全
な初期状態となシ、以後上述した蓄積、読出し、リフレ
ッシ、の各動作が繰返えされる。

このように、読出し時には、ポリシリコン１４に正のノ
クルスを印加し、リフレッシ一時には、負のパルスを印
加してｐ　−ＭＯＳ　トランジスタをオン状態とするた
めに、上記動作が干渉することはな〜ゝ・ ところで、第２図のように光センサセルが配列された光
電変換装置の一部に強い光が轟った場合、その部分の光
センサセルのｐペース領域９がｎ＋エミッタ領域１５に
対して順方向バイアス状態となル、エミ、り側に信号が
読出されてプルーミング現象が生起する。

これを防止するために、蓄積動作時に／　１７シリコン
１４の電位を、ｐベース領域９の電位がゼロ電位に近す
いた状態で、すなわちエミ、り偏に信号が読出される前
１ｃ、ｐ−ＭＯＳトランジスタが導通状態となるように
設定し【も良い。

このようにポリシリコン１４の電位を設定することで、
ｐベース領域９とｎ＋エミッタ領域１５とが順方向バイ
アス状態になる前に、ｐ−ＭＯＳトランジスタが導通状
態とな）、過剰電荷は素子分離領域６側へ流出し、プル
ーミング現象が防止される。

第３図は本実施例の回路図である。ただし、ここでは画
素数２Ｘ２＝４の場合を一例として取シ上げるが、任意
の画素数ｎＸｎの回路は同図の回路から容易に構成され
うる。

同図において、各光センサセルＥｌｌ〜Ｅ２！は第１図
（、）および第２図に示される構成を有している。

すなわち、バイポーラトランジスタ３０１のｐペース領
域９と、酸化膜１０を挾んで対向しているポリシリコン
１４とによってコンデンサＣＯｘ３０２が形成され、ｐ
ベース領域９、素子分離領域６、そしてプリシリコン１
４によりてｐ　−ＭＯＳ　トランジスタ３０３が形成さ
れる。本実施例では、ポリシリコン１４が、コンデンサ
Ｃ０Ｘ３０２の一方の電極とｐ　−ＭＯＳ　トランジス
タ３０３のダートとを兼ねているが、従来例（第４図）
のように別々に構成することもできる。

光センサセルＦ’ｌｌおよびＥ１２の各電極１７は、ス
イッチングトランジスタ（以下、ＳＷＴとする）３０４
を介してシフトレジスタＡの第１の並列出力端子に接続
され、さらにＳＷＴ　３０５を介して端子Ｔ３に接続さ
れている。

光センサセル）１１およびＥ２２の各電極１７は、ＳＷ
Ｔ　３０６を介してシフトレジスタＡの第２の並列出力
端子に接続され、さらにＳＷＴ　３０７を介して端子Ｔ
３に接続されている。

また、ＳＷＴ　３０４および３０６の各ダート端子は端
子Ｔ１に、ＳＷＴ　３０５および３０７（７）各ダート
端子は端子Ｔ２に各々接続されている。

光センサセルＥｌｆおよびＥ２１の各パイポーラトラン
ジスタ３０１のエミッタ電極１９は、５ＷＴ３０８を介
して出力端子に接続され、さらに５ＷＴ３０９を介して
接地されている。

光センサセルｇｔｚおよびＥ２ｍの各エミ、り電極１９
は、５ＷＴ３１０を介して出力端子に接続され、さらに
ＳＷＴ　３１１を介して接地されている。

また、ＳＷＴ　３０８および３１０の各ダート端子は、
シフトレジスタＢの第１および第２の並列出力端子にそ
れぞれ接続され、５ＷＴ３０９および３１１の各ダート
端子は端子Ｔ４に接続されている。

各光センサセルのｐ　−ＭＯＳ　トランジスタ３０３の
ソース領域、すなわち素子分離領域６には所定の負電圧
ｖＢＢが印加され、また各党センサセルのバイポーラト
ランジスタ３０１のコレクタ電標２１には所定の正電圧
ＶＣＣが印加されている。

また、各端子Ｔ１〜Ｔ４には、所定のタイミングで電圧
が印加され、対応するＳＷＴをオン状態にする。

シフトレジスタＡおよびＢには、所定のタイミングでシ
フトパルスが入力し、各並列出力端子から順次ハイレベ
ル（正電圧ＶＢ　）が出力される。

このような構成を有する本実施例の回路の動作を簡単に
説明する。

まず、５ＷＴ３０４．３０６．３０８　、セして３１０
をオフ状態、５ＷＴ３０５．３０７．３０９゜そして３
１１をオン状態として、リフレッシ−のための負電圧パ
ルスを端子Ｔ３に印加する。これによりて全光センサセ
ルＥｌｌ””Ｅ２！のリフレッシュ動作が行われる。

続いて、５ＷＴ３０５および３０７をオフ状態にして、
電荷蓄積動作を行う。これによって、各ｐペース領域９
にその場所における光情報が蓄積される。

次に、ＳＷＴ　３０９および３１１をオフ状態、ＳＦｒ
　３０４および３０６をオン状態にして、蓄積された情
報を順次読出す動作を行う。

まず、シフトレ・ゾスタＡの第１の並列出力端子をハイ
レベルにすることで、光センサセル”１１およびＥ１２
の各電極１７に正電圧ｖＲを印加し、ｐペース領域９に
蓄積されている情報をエミッタ側へ読出す。続いて、シ
フトレジスタＢの第１および第２の並列出力端子を順次
ハイレベルとして、５ＷＴ３０８、そしてＳＷＴ　３１
０を順次オン状態にする。この動作によって、光センサ
セルＥｌｌとＥ１２とに蓄積された情報が順次外部へ出
力される。

次に、シフトレジスタＡの第２の並列出力端子をハイレ
ベルとし、上述したようにシフトレジスタＢを動作させ
ることで、光センサセルＥ２１とＥ２ｊｌとに蓄積され
た情報を同様に順次外部へ出力する。

こうして読出しが終了すると、上述のリフレッシュ動作
を行い、以後蓄積、読出し、リフレッシュの各動作を繰
返えす。

〔発明の効果〕

以上詳細に説明したように、本発明による半導体装置の
製造方法は、素子分離領域の横広がりが抑えられるため
に幅を狭くすることができ、所望の深さの素子分離領域
を容易に形成することができる。したがって、素子の分
離を確実に行うことができ、しかも素子表面を有効に利
用することができるために、素子のよシ小形化が可能と
なる。

さらに、リフレッシュ時に所定の電位にもどす必要のあ
るペース領域を有する光電変換装置の製造に適用した場
合、簡単な構成でリフレッシ、動作を高速に、かつ確実
に行うことができる光電変換装置を得ることができる。

また、各光センサセルの小形化、すなわち高解像度化、
かつ高感度化を達成することができる。

なお本発明による製造方法は、従来の光電変換装置の一
例として特願昭５８−１２０７５５号に記載されたもの
を引用したが、 “　　　　　　他の光電変換装置にも適用可能であるこ
とは明らかである。

【図面の簡単な説明】

第１図（＆）〜（ｎ）は、本発明による半導体装置の製
造方法の一実施例の製造工程図、 第２図は、本実施例によって製造された光電変換装置の
平面図、 第３図は上記光電変換装置の回路図、 第４図（ａ）は従来の光電変換装置の平面図、第４図（
ｂ）はそのＡ　−Ａ’線断面図である。 ｌ・・・基板、４・・・エピタキシャル層、６・・・素
子分離領域、９・・・ペース領域、ｌＯ・・・酸化膜、
１３゜１４・・・ポリシリコン（電極用）、１５・・・
エミ、り領域。 代理人　弁理士　山　下　穣　平 第１図（ａ） 第１図（ｂ） 第１図（Ｃ） 第１図（ｄ） 第１図（ｈ） 第１図（１） 第１図（ｊ） 第１図（ｋ） 第１図（１） 第１図（ｎ） 第２図 第３図 第４図（０）

Claims (3)

【特許請求の範囲】
1. （１）一導電型半導体層に形成された各素子を反対導電
   型半導体の素子分離領域によって電気的に分離した半導
   体装置を製造する方法において、前記一導電型半導体層
   における素子分離領域を形成すべき位置に所望の深さの
   溝を形成する第１ステップと、 該溝に反対導電型の多結晶半導体を形成する第２ステッ
   プと、 によって前記素子分離領域を形成することを特徴とする
   半導体装置の製造方法。
2. （２）上記第２ステップは、上記溝に多結晶半導体を埋
   め込み、該埋め込まれた多結晶半導体に反対導電型の不
   純物を拡散させることを特徴とする特許請求の範囲第１
   項記載の半導体装置の製造方法。
3. （３）上記第２ステップは、上記溝に多結晶半導体を埋
   め込む際に、反対導電型の不純物を混合することを特徴
   とする特許請求の範囲第１項記載の半導体装置の製造方
   法。