JPH07123160B2 - 半導体装置 - Google Patents
半導体装置Info
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- JPH07123160B2 JPH07123160B2 JP5213551A JP21355193A JPH07123160B2 JP H07123160 B2 JPH07123160 B2 JP H07123160B2 JP 5213551 A JP5213551 A JP 5213551A JP 21355193 A JP21355193 A JP 21355193A JP H07123160 B2 JPH07123160 B2 JP H07123160B2
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Description
【０００１】
【産業上の利用分野】本発明は半導体装置に係り、特に
周辺素子を同時に効率良く製造し、又強い光が当たって
も誤動作しない半導体装置に関する。本発明は、たとえ
ば光励起により発生したキャリアを蓄積し、蓄積された
キャリアにより発生した蓄積電圧を読出す方式の光電変
換装置等に適用される。
周辺素子を同時に効率良く製造し、又強い光が当たって
も誤動作しない半導体装置に関する。本発明は、たとえ
ば光励起により発生したキャリアを蓄積し、蓄積された
キャリアにより発生した蓄積電圧を読出す方式の光電変
換装置等に適用される。
【０００２】
【従来の技術】図１４は、特願昭５８−１２０７５５号
公報に記載されている光電変換装置を示し、図１４
（ａ）は光センサセルを二次元的に配列した光電変換装
置の平面図、図１４（ｂ）はそのＡ−Ａ’線断面図であ
る。
公報に記載されている光電変換装置を示し、図１４
（ａ）は光センサセルを二次元的に配列した光電変換装
置の平面図、図１４（ｂ）はそのＡ−Ａ’線断面図であ
る。
【０００３】図１４（ａ）および（ｂ）において、ｎ+
シリコン基板１０１上に光センサセルが配列されてお
り、各光センサセルはＳｉＯ2 ，Ｓｉ3 Ｎ4 又はポリシ
リコン等より成る素子分離領域１０２によって隣りの光
センサセルから電気的に絶縁されている。
シリコン基板１０１上に光センサセルが配列されてお
り、各光センサセルはＳｉＯ2 ，Ｓｉ3 Ｎ4 又はポリシ
リコン等より成る素子分離領域１０２によって隣りの光
センサセルから電気的に絶縁されている。
【０００４】各光センサセルは、エピタキシャル技術等
で形成される不純物濃度の低いｎ-領域１０３、その上
にｐタイプの不純物（たとえばボロン等）をドープした
バイポーラトランジスタのベースおよびＰチャネルＭＯ
Ｓトランジスタのソースとなるｐ領域１０４と、Ｐチャ
ネルＭＯＳトランジスタのドレインとなるｐ領域１０
５、前記バイポーラトランジスタのエミッタとなるｎ+
領域１０６、酸化膜１０７を挟んでＰチャネルＭＯＳト
ランジスタのゲート電極１０８、酸化膜１０７を通して
ｐ領域１０４にパルスを印加するためのＭＯＳキャパシ
タ電極１０９、エミッタ電極１１０、そしてｐ領域１０
５に所定電位を与える電極１１１等で構成されている。
で形成される不純物濃度の低いｎ-領域１０３、その上
にｐタイプの不純物（たとえばボロン等）をドープした
バイポーラトランジスタのベースおよびＰチャネルＭＯ
Ｓトランジスタのソースとなるｐ領域１０４と、Ｐチャ
ネルＭＯＳトランジスタのドレインとなるｐ領域１０
５、前記バイポーラトランジスタのエミッタとなるｎ+
領域１０６、酸化膜１０７を挟んでＰチャネルＭＯＳト
ランジスタのゲート電極１０８、酸化膜１０７を通して
ｐ領域１０４にパルスを印加するためのＭＯＳキャパシ
タ電極１０９、エミッタ電極１１０、そしてｐ領域１０
５に所定電位を与える電極１１１等で構成されている。
【０００５】このような構成を有する光センサセルの動
作を説明する。まず、電荷蓄積動作では、ベースである
ｐ領域１０４をｎ+ 領域１０６に対して負電圧にバイア
スし、光によって発生したホールを蓄積する。ホールの
蓄積によって、ｐ領域１０４の電位は正の方向に向って
変化するが、光の強さに応じて各光センサセルのｐ領域
１０４の電位は異なってくる。
作を説明する。まず、電荷蓄積動作では、ベースである
ｐ領域１０４をｎ+ 領域１０６に対して負電圧にバイア
スし、光によって発生したホールを蓄積する。ホールの
蓄積によって、ｐ領域１０４の電位は正の方向に向って
変化するが、光の強さに応じて各光センサセルのｐ領域
１０４の電位は異なってくる。
【０００６】この状態で読出し動作が行われる。すなわ
ち読出しパルス電圧ＶR がＭＯＳキャパシタ電極１０９
に印加されると、ｐ領域１０４が正電位となり、ｐ領域
１０４に蓄積された情報がエミッタであるｎ+ 領域１０
６側に読出される。そして、読出しパルス電圧ＶR が接
地電位にされ、ｎ+ 領域１０６からエミッタ電極１１０
を通して外部へ情報が出力される。
ち読出しパルス電圧ＶR がＭＯＳキャパシタ電極１０９
に印加されると、ｐ領域１０４が正電位となり、ｐ領域
１０４に蓄積された情報がエミッタであるｎ+ 領域１０
６側に読出される。そして、読出しパルス電圧ＶR が接
地電位にされ、ｎ+ 領域１０６からエミッタ電極１１０
を通して外部へ情報が出力される。
【０００７】次に、ｐ領域１０４の電位が光の強度に応
じて異なっている状態で、ゲート電極１０８に負のパル
スを印加してリフレッシュ動作を行う。この負のパルス
によってＰチャネルＭＯＳトランジスタは導通状態とな
り、ｐ領域１０４に蓄積されているホールが除去される
とともにｐ領域１０４が所定の負電圧に固定される。す
なわち、このリフレッシュ動作によって、ベースである
ｐ領域１０４の完全な初期化が行われたことになり、以
後上述の蓄積、読出し、リフレッシュという各動作が繰
返えされる。
じて異なっている状態で、ゲート電極１０８に負のパル
スを印加してリフレッシュ動作を行う。この負のパルス
によってＰチャネルＭＯＳトランジスタは導通状態とな
り、ｐ領域１０４に蓄積されているホールが除去される
とともにｐ領域１０４が所定の負電圧に固定される。す
なわち、このリフレッシュ動作によって、ベースである
ｐ領域１０４の完全な初期化が行われたことになり、以
後上述の蓄積、読出し、リフレッシュという各動作が繰
返えされる。
【０００８】このように、リフレッシュ動作時にベース
であるｐ領域１０４を所定の負電圧に固定することで、
光の強弱に関係なく光情報を完全に、かつ高速で消去す
ることができる。
であるｐ領域１０４を所定の負電圧に固定することで、
光の強弱に関係なく光情報を完全に、かつ高速で消去す
ることができる。
【０００９】
【発明が解決しようとする課題】しかしながら、特に光
電変換装置では、感度の向上および高解像度化の要請等
に伴って、素子表面を有効に利用することが望ましい。
電変換装置では、感度の向上および高解像度化の要請等
に伴って、素子表面を有効に利用することが望ましい。
【００１０】この点で、従来の光電変換装置は十分では
なかった。すなわち、図１４に示すように、絶縁材より
成る素子分離領域１０２を有しているために、この領域
分だけ素子が大きくなり、しかもリフレッシュ時に導通
状態となるＰチャネルＭＯＳトランジスタの一方の主電
極領域に所定の負電圧を印加するための配線を特別に設
ける必要がある。また、絶縁材より成る素子分離領域を
形成する工程が独立して必要であるために、特に周辺素
子を同一チップに形成する場合、製造工程が複雑になる
という問題点があった。又、特開昭 55-30855 号公報に
は静電誘導トランジスタのゲートに蓄積されているキャ
リアを引き抜く為のクリア領域を各画素の一部を囲む構
成のイメージセンサが記載されている。しかしながら、
該イメージセンサではクリア動作がゲートと集積化され
たＭＯＳトランジスタのみで行われる為、該ＭＯＳトラ
ンジスタのオン・オフによるノイズが出力信号に現われ
てしまうことがあった。又、強い光が当たった時に例え
ばブルーミングのようにオーバーフローしたキャリアに
より誤動作が生じることがあった。
なかった。すなわち、図１４に示すように、絶縁材より
成る素子分離領域１０２を有しているために、この領域
分だけ素子が大きくなり、しかもリフレッシュ時に導通
状態となるＰチャネルＭＯＳトランジスタの一方の主電
極領域に所定の負電圧を印加するための配線を特別に設
ける必要がある。また、絶縁材より成る素子分離領域を
形成する工程が独立して必要であるために、特に周辺素
子を同一チップに形成する場合、製造工程が複雑になる
という問題点があった。又、特開昭 55-30855 号公報に
は静電誘導トランジスタのゲートに蓄積されているキャ
リアを引き抜く為のクリア領域を各画素の一部を囲む構
成のイメージセンサが記載されている。しかしながら、
該イメージセンサではクリア動作がゲートと集積化され
たＭＯＳトランジスタのみで行われる為、該ＭＯＳトラ
ンジスタのオン・オフによるノイズが出力信号に現われ
てしまうことがあった。又、強い光が当たった時に例え
ばブルーミングのようにオーバーフローしたキャリアに
より誤動作が生じることがあった。
【００１１】本発明は上記従来の問題点に鑑み成された
ものであり、その目的は素子表面を有効に利用するとと
もに、周辺素子を同時に形成して製造工程を簡略化する
半導体装置を提供することにある。更に、本発明の別の
目的は、強い光が当たっても誤動作し難い半導体装置を
提供することにある。
ものであり、その目的は素子表面を有効に利用するとと
もに、周辺素子を同時に形成して製造工程を簡略化する
半導体装置を提供することにある。更に、本発明の別の
目的は、強い光が当たっても誤動作し難い半導体装置を
提供することにある。
【００１２】
【課題を解決するための手段】上記目的を達成するため
に、本発明による半導体装置は、第一導電型の半導体か
らなり光エネルギーを受けることによりキャリアを蓄積
可能な制御電極領域と、前記第一導電型とは異なる第二
導電型の半導体からなる第一及び第二の主電極領域と、
を有する光トランジスタと、 前記第一の主電極領域に接
続された出力回路と、を有する半導体装置において、 前
記第一の主電極領域を第一の基準電圧源に対して電気的
に結合し前記制御電極領域に蓄積されたキャリアを消滅
させる為の第一スイッチ手段と、 前記制御電極領域を第
二の基準電圧源に対して電気的に結合させる為の第二ス
イッチ手段と、 前記光トランジスタの横方向に配された
第一導電型の半導体領域内に形成され た周辺素子として
第二導電型の半導体からなる主電極領域を有する絶縁ゲ
ート型トランジスタとを有することを特徴とする。
に、本発明による半導体装置は、第一導電型の半導体か
らなり光エネルギーを受けることによりキャリアを蓄積
可能な制御電極領域と、前記第一導電型とは異なる第二
導電型の半導体からなる第一及び第二の主電極領域と、
を有する光トランジスタと、 前記第一の主電極領域に接
続された出力回路と、を有する半導体装置において、 前
記第一の主電極領域を第一の基準電圧源に対して電気的
に結合し前記制御電極領域に蓄積されたキャリアを消滅
させる為の第一スイッチ手段と、 前記制御電極領域を第
二の基準電圧源に対して電気的に結合させる為の第二ス
イッチ手段と、 前記光トランジスタの横方向に配された
第一導電型の半導体領域内に形成され た周辺素子として
第二導電型の半導体からなる主電極領域を有する絶縁ゲ
ート型トランジスタとを有することを特徴とする。
【００１３】また本発明の半導体装置は、第一導電型の
半導体からなり光エネルギーを受けることによりキャリ
アを蓄積可能な制御電極領域と、前記第一導電型とは異
なる第二導電型の半導体からなる第一及び第二の主電極
領域と、を有する光トランジスタと、 前記第一の主電極
領域に接続された出力回路と、を有する半導体装置にお
いて、 前記制御電極領域を主電極領域とするトランジス
タを有し、 前記トランジスタはリフレッシュ動作の際に
導通するとともに、蓄積動作期間中に前記制御電極領域
が所定の電位になった時にも導通することを特徴とす
る。
半導体からなり光エネルギーを受けることによりキャリ
アを蓄積可能な制御電極領域と、前記第一導電型とは異
なる第二導電型の半導体からなる第一及び第二の主電極
領域と、を有する光トランジスタと、 前記第一の主電極
領域に接続された出力回路と、を有する半導体装置にお
いて、 前記制御電極領域を主電極領域とするトランジス
タを有し、 前記トランジスタはリフレッシュ動作の際に
導通するとともに、蓄積動作期間中に前記制御電極領域
が所定の電位になった時にも導通することを特徴とす
る。
【００１４】本発明によれば、第二スイッチ手段より制
御電極領域の電位を一定電位にすると共に、第一スイッ
チ手段により出力回路に接続された主電極領域をも一定
電位にすることにより、制御電極領域と主電極領域との
間に電流が流れてリフレッシュ動作が行われる。従って
第二スイッチ手段によるノイズが出力回路側に現われる
ことを防止できる。しかも第二スイッチ手段として素子
分離領域を利用することで高集積化が可能となる。
御電極領域の電位を一定電位にすると共に、第一スイッ
チ手段により出力回路に接続された主電極領域をも一定
電位にすることにより、制御電極領域と主電極領域との
間に電流が流れてリフレッシュ動作が行われる。従って
第二スイッチ手段によるノイズが出力回路側に現われる
ことを防止できる。しかも第二スイッチ手段として素子
分離領域を利用することで高集積化が可能となる。
【００１５】即ち、特開昭 55-30855 号公報の技術で
は、ＭＯＳトランジスタのオンによりゲートの電位は、
一旦、一定電位（Ｖ B ）にそろうが、ＭＯＳトランジス
タのゲート容量によりオフの時にゲート電位がＶ B ＋α
に変動する。この変動分αは各セルのゲート容量のバラ
ツキに大きく依存するので、リセット動作を行なうとは
いえ、固定パターンノイズがゲートの初期電位として残
るのである。
は、ＭＯＳトランジスタのオンによりゲートの電位は、
一旦、一定電位（Ｖ B ）にそろうが、ＭＯＳトランジス
タのゲート容量によりオフの時にゲート電位がＶ B ＋α
に変動する。この変動分αは各セルのゲート容量のバラ
ツキに大きく依存するので、リセット動作を行なうとは
いえ、固定パターンノイズがゲートの初期電位として残
るのである。
【００１６】これに対して、信号出力回路側の主電極領
域を所定電位に固定するリセット動作を併用すれば、制
御電極領域と該主電極領域との接合に電流が流れ、変動
分αのバラツキは収束されて各セルの制御電極領域の電
位（初期電位）は一定になる のである。
域を所定電位に固定するリセット動作を併用すれば、制
御電極領域と該主電極領域との接合に電流が流れ、変動
分αのバラツキは収束されて各セルの制御電極領域の電
位（初期電位）は一定になる のである。
【００１７】又、本発明によれば、リフレッシュ用のト
ランジスタを用いて、過剰な光キャリアを吸収できるの
で、強い光が当たっても誤動作を起こすことがない。
又、周辺素子はその囲りの半導体領域に形成されている
為、光キャリアはここで吸収され誤動作には至らない。
ランジスタを用いて、過剰な光キャリアを吸収できるの
で、強い光が当たっても誤動作を起こすことがない。
又、周辺素子はその囲りの半導体領域に形成されている
為、光キャリアはここで吸収され誤動作には至らない。
【００１８】
【実施例】以下、本発明の実施例を図面を用いて詳細に
説明する。
説明する。
【００１９】まず、本発明の半導体装置を製造する方法
について説明を行う。
について説明を行う。
【００２０】図４〜図１３は本発明の半導体装置の一実
施例の製造方法を示す製造工程図であり、本実施例では
光電変換装置の場合を取り上げる。
施例の製造方法を示す製造工程図であり、本実施例では
光電変換装置の場合を取り上げる。
【００２１】まず、図４に示されるように、不純物濃度
１×１０15〜５×１０17ｃｍ-3のｎ型基板１の裏面に、
不純物濃度１×１０17〜１×１０20ｃｍ-3のオーミック
コンタクト用のｎ+ 層２をＰ，Ａｓ又はＳｂの拡散によ
って形成する。続いて、ｎ+層２上に厚さ３０００〜７
０００Åの酸化膜３（たとえばＳｉＯ2 膜）をＣＶＤ法
によって形成する。酸化膜３はバックコートと呼ばれ、
基板１が熱処理される際の不純物蒸気の発生を防止する
ものである。
１×１０15〜５×１０17ｃｍ-3のｎ型基板１の裏面に、
不純物濃度１×１０17〜１×１０20ｃｍ-3のオーミック
コンタクト用のｎ+ 層２をＰ，Ａｓ又はＳｂの拡散によ
って形成する。続いて、ｎ+層２上に厚さ３０００〜７
０００Åの酸化膜３（たとえばＳｉＯ2 膜）をＣＶＤ法
によって形成する。酸化膜３はバックコートと呼ばれ、
基板１が熱処理される際の不純物蒸気の発生を防止する
ものである。
【００２２】次に、基板１の表面を、温度１０００℃、
ＨＣｌを２リットル／ｍｉｎ、Ｈ2を６０リットル／ｍ
ｉｎの条件で約１．５分間エッチングした後、ソースガ
スＳｉＨ2 Ｃｌ2 （１００％）を１．２リットル／ｍｉ
ｎ、ドーピングガス（Ｈ2 希釈ＰＨ3 ，２０ＰＰＭ）を
１００ｃｃ流し、成長温度１０００℃、１２０〜１８０
Ｔｏｒｒの減圧下において、ｎ- エピタキシャル層４
（以下、ｎ- 層４とする）を形成する。この時の単結晶
成長速度は０．５μｍ／ｍｉｎ、厚さは２〜１０μｍ、
そして不純物濃度は１×１０12〜１０16ｃｍ-3、好まし
くは１０12〜１０14ｃｍ-3である（図５）。
ＨＣｌを２リットル／ｍｉｎ、Ｈ2を６０リットル／ｍ
ｉｎの条件で約１．５分間エッチングした後、ソースガ
スＳｉＨ2 Ｃｌ2 （１００％）を１．２リットル／ｍｉ
ｎ、ドーピングガス（Ｈ2 希釈ＰＨ3 ，２０ＰＰＭ）を
１００ｃｃ流し、成長温度１０００℃、１２０〜１８０
Ｔｏｒｒの減圧下において、ｎ- エピタキシャル層４
（以下、ｎ- 層４とする）を形成する。この時の単結晶
成長速度は０．５μｍ／ｍｉｎ、厚さは２〜１０μｍ、
そして不純物濃度は１×１０12〜１０16ｃｍ-3、好まし
くは１０12〜１０14ｃｍ-3である（図５）。
【００２３】なお、ｎ- 層４の品質を向上させるために
は、基板をまず１１５０〜１２５０℃程度の高温処理で
表面近傍から酸素を除去して、その後８００℃程度の長
時間熱処理により基板内部にマイクロディフェクトを多
数発生させ、デヌーデットゾーンを有するイントリンシ
ックゲッタリングの行える基板にしておくこともきわめ
て有効である。
は、基板をまず１１５０〜１２５０℃程度の高温処理で
表面近傍から酸素を除去して、その後８００℃程度の長
時間熱処理により基板内部にマイクロディフェクトを多
数発生させ、デヌーデットゾーンを有するイントリンシ
ックゲッタリングの行える基板にしておくこともきわめ
て有効である。
【００２４】続いて、ｎ- 層４上に厚さ４０００〜８０
００Åの酸化膜をパイロジェネック酸化（Ｈ2 ＋Ｏ
2 ）、ウェット酸化（Ｏ2 ＋Ｈ2 Ｏ）、又はスチーム酸
化（Ｎ2＋Ｈ2 Ｏ）により形成する。更に、積層欠陥等
のない良好な酸化膜を得るには、８００〜１０００℃の
温度で高圧酸化が適している。
００Åの酸化膜をパイロジェネック酸化（Ｈ2 ＋Ｏ
2 ）、ウェット酸化（Ｏ2 ＋Ｈ2 Ｏ）、又はスチーム酸
化（Ｎ2＋Ｈ2 Ｏ）により形成する。更に、積層欠陥等
のない良好な酸化膜を得るには、８００〜１０００℃の
温度で高圧酸化が適している。
【００２５】そして、素子分離領域および周辺素子のた
めのｐ型半導体領域（以下、ｐウエルとする）を形成す
るために、酸化膜５の一部をフォトリソグラフィ法によ
って選択的に除去し、続いて、バッファ用の酸化膜６を
厚さ５００〜１５００Å形成する（図６）。
めのｐ型半導体領域（以下、ｐウエルとする）を形成す
るために、酸化膜５の一部をフォトリソグラフィ法によ
って選択的に除去し、続いて、バッファ用の酸化膜６を
厚さ５００〜１５００Å形成する（図６）。
【００２６】次に、酸化膜５をマスクとして、Ｂ+ のイ
オン注入を行う（イオン注入量１〜１０×１０12ｃ
ｍ-2）。そして、１１５０〜１２００℃の熱処理を５〜
１０時間行い、不純物を押し込み（ドライブイン）、ｐ
ウエル７、素子分離領域８および９を同時に形成する
（図７）。
オン注入を行う（イオン注入量１〜１０×１０12ｃ
ｍ-2）。そして、１１５０〜１２００℃の熱処理を５〜
１０時間行い、不純物を押し込み（ドライブイン）、ｐ
ウエル７、素子分離領域８および９を同時に形成する
（図７）。
【００２７】続いて、酸化膜５および６を除去した後、
厚さ５００〜１５００Åの酸化膜１０、その上に窒化膜
１１（Ｓｉ3 Ｎ4 ）を各々形成する。そして、周辺素子
を分離する領域（チャネルストッパー）を形成するため
に窒化膜１１のパターニングを行う（図８）。
厚さ５００〜１５００Åの酸化膜１０、その上に窒化膜
１１（Ｓｉ3 Ｎ4 ）を各々形成する。そして、周辺素子
を分離する領域（チャネルストッパー）を形成するため
に窒化膜１１のパターニングを行う（図８）。
【００２８】続いて、窒化膜１１をマスクとして、Ｂ+
のイオン注入を行い（イオン注入量１〜１０×１０13ｃ
ｍ-2）、その後、１０００℃、１０分間の熱処理によっ
てチャネルストップのためのｐ領域１２を形成する。そ
して１０００℃でパイロジェネック酸化を行い、厚さ８
０００〜１２０００Åの分離領域１３を形成する（図
９）。
のイオン注入を行い（イオン注入量１〜１０×１０13ｃ
ｍ-2）、その後、１０００℃、１０分間の熱処理によっ
てチャネルストップのためのｐ領域１２を形成する。そ
して１０００℃でパイロジェネック酸化を行い、厚さ８
０００〜１２０００Åの分離領域１３を形成する（図
９）。
【００２９】続いて、窒化膜１１を除去して、厚さ０．
７〜１．２μｍのレジスト１４を酸化膜１０上に塗布
し、ベース領域の形成と、重ねて形成する素子分離領域
のためのレジストパターニングを行う（図１０）。
７〜１．２μｍのレジスト１４を酸化膜１０上に塗布
し、ベース領域の形成と、重ねて形成する素子分離領域
のためのレジストパターニングを行う（図１０）。
【００３０】次に、レジスト１４をマスクとして、Ｂ+
をイオン注入する（イオン注入量７×１０11〜１×１０
15ｃｍ-2）。続いて、レジスト１４を除去した後、Ｎ2
雰囲気中で１０００〜１１００℃の熱処理を行い、素子
分離領域８および９に重ねてｐ領域１５および１６、そ
してベース領域１７が形成される。続いて、（Ｈ2 ＋Ｏ
2 ）ガス、１０００℃で１〜２時間の酸化を行い、厚さ
３０００〜５０００Åの酸化膜１８を形成する。ただ
し、酸化膜１８は酸化膜１０を含んでいる（図１１）。
をイオン注入する（イオン注入量７×１０11〜１×１０
15ｃｍ-2）。続いて、レジスト１４を除去した後、Ｎ2
雰囲気中で１０００〜１１００℃の熱処理を行い、素子
分離領域８および９に重ねてｐ領域１５および１６、そ
してベース領域１７が形成される。続いて、（Ｈ2 ＋Ｏ
2 ）ガス、１０００℃で１〜２時間の酸化を行い、厚さ
３０００〜５０００Åの酸化膜１８を形成する。ただ
し、酸化膜１８は酸化膜１０を含んでいる（図１１）。
【００３１】ベース領域１７の深さはたとえば０．６〜
１μｍ程度であるが、ベース領域１７およびｐ領域１
５，１６を形成する方法としては、ＢＳＧをウエハ上に
堆積させて、１１００〜１２００℃の熱拡散によって不
純物Ｂを所定の深さまで拡散させて形成する方法もあ
る。
１μｍ程度であるが、ベース領域１７およびｐ領域１
５，１６を形成する方法としては、ＢＳＧをウエハ上に
堆積させて、１１００〜１２００℃の熱拡散によって不
純物Ｂを所定の深さまで拡散させて形成する方法もあ
る。
【００３２】次に、ＰチャネルＭＯＳトランジスタおよ
びコンデンサの部分とエミッタの部分、そして周辺素子
（ここではＮチャネルＭＯＳトランジスタ）の部分のパ
ターニングを行い、ゲート酸化膜１９を厚さ数十〜数百
Å形成する（図１２）。
びコンデンサの部分とエミッタの部分、そして周辺素子
（ここではＮチャネルＭＯＳトランジスタ）の部分のパ
ターニングを行い、ゲート酸化膜１９を厚さ数十〜数百
Å形成する（図１２）。
【００３３】酸化膜１９を形成すると、Ｂ+ のイオン注
入を行う（イオン注入量５×１０10〜１×１０12ｃ
ｍ-2）。このイオン注入はベース領域１７と素子分離領
域（ｐ領域）１５との間に形成されるＰチャネルＭＯＳ
トランジスタのしきい値電圧Ｖthを決定するため行われ
る。
入を行う（イオン注入量５×１０10〜１×１０12ｃ
ｍ-2）。このイオン注入はベース領域１７と素子分離領
域（ｐ領域）１５との間に形成されるＰチャネルＭＯＳ
トランジスタのしきい値電圧Ｖthを決定するため行われ
る。
【００３４】次に、エミッタ部分の酸化膜１９とＮチャ
ネルＭＯＳトランジスタのソースおよびドレイン部分の
酸化膜１９とのパターニングを行い、その上に、Ａｓド
ープのポリシリコンを（Ｎ2 ＋ＳｉＨ4 ＋ＡｓＨ3 ）又
は（Ｈ2 ＋ＳｉＨ4 ＋ＡｓＨ3 ）ガスでＣＶＤ法により
厚さ２０００〜７０００Å堆積させる。むろん、ノンド
ープのポリシリコンをＣＶＤ法で堆積しておいて、その
後Ａｓ又はＰを拡散しても良い。
ネルＭＯＳトランジスタのソースおよびドレイン部分の
酸化膜１９とのパターニングを行い、その上に、Ａｓド
ープのポリシリコンを（Ｎ2 ＋ＳｉＨ4 ＋ＡｓＨ3 ）又
は（Ｈ2 ＋ＳｉＨ4 ＋ＡｓＨ3 ）ガスでＣＶＤ法により
厚さ２０００〜７０００Å堆積させる。むろん、ノンド
ープのポリシリコンをＣＶＤ法で堆積しておいて、その
後Ａｓ又はＰを拡散しても良い。
【００３５】そして、堆積したポリシリコン膜をマスク
合わせフォトリソグラフィ工程の後エッチングで除去
し、ポリシリコン２０，２１そして２２を形成する。た
だし、堆積したポリシリコンのエッチングはＣ2 Ｃｌ2
Ｆ4 、（ＣＢｒＦ3 ＋Ｃｌ2 ）等のガス系で行う。
合わせフォトリソグラフィ工程の後エッチングで除去
し、ポリシリコン２０，２１そして２２を形成する。た
だし、堆積したポリシリコンのエッチングはＣ2 Ｃｌ2
Ｆ4 、（ＣＢｒＦ3 ＋Ｃｌ2 ）等のガス系で行う。
【００３６】続いて、熱処理を行うことで、ポリシリコ
ン２１から不純物（Ａｓ）をベース領域１７の内部に拡
散させ、ｎ+ エミッタ領域２３を形成する。
ン２１から不純物（Ａｓ）をベース領域１７の内部に拡
散させ、ｎ+ エミッタ領域２３を形成する。
【００３７】続いて、Ｐ+ ，Ａｓ+ イオンを１×１０14
〜１×１０16ｃｍ-2イオン注入する。イオンは、フィー
ルド酸化膜１８及びポリシリコン２０，２１，２２によ
ってマスクされ、所定の部分にのみ打ち込まれる。更
に、熱処理を行なうことによりＮＭＯＳのソースドレイ
ン２４，２５が形成される（図１３）。
〜１×１０16ｃｍ-2イオン注入する。イオンは、フィー
ルド酸化膜１８及びポリシリコン２０，２１，２２によ
ってマスクされ、所定の部分にのみ打ち込まれる。更
に、熱処理を行なうことによりＮＭＯＳのソースドレイ
ン２４，２５が形成される（図１３）。
【００３８】次に、厚さ３０００〜７０００ÅのＰＳＧ
膜２６をＣＶＤ法で堆積し、続いて、マスク合せ工程と
エッチング工程とによりポリシリコン２０上にコンタク
トホールを開ける。このコンタクトホールに電極２７
（Ａｌ，Ａｌ−Ｓｉ，Ａｌ−Ｃｕ−Ｓｉ等の金属）を真
空蒸着又はスパッタリングによって堆積させる。
膜２６をＣＶＤ法で堆積し、続いて、マスク合せ工程と
エッチング工程とによりポリシリコン２０上にコンタク
トホールを開ける。このコンタクトホールに電極２７
（Ａｌ，Ａｌ−Ｓｉ，Ａｌ−Ｃｕ−Ｓｉ等の金属）を真
空蒸着又はスパッタリングによって堆積させる。
【００３９】続いて、ＰＳＧ膜又はＳｉＯ2 膜等の層間
絶縁膜２８をＣＶＤ法で厚さ３０００〜６０００Å堆積
させる。そして、マスク合わせおよびエッチング工程に
より、ポリシリコン２１および２２上にコンタクトホー
ルを開け、電極２９および３０（Ａｌ，Ａｌ−Ｓｉ，Ａ
ｌ−Ｃｕ−Ｓｉ等の金属）を形成する。
絶縁膜２８をＣＶＤ法で厚さ３０００〜６０００Å堆積
させる。そして、マスク合わせおよびエッチング工程に
より、ポリシリコン２１および２２上にコンタクトホー
ルを開け、電極２９および３０（Ａｌ，Ａｌ−Ｓｉ，Ａ
ｌ−Ｃｕ−Ｓｉ等の金属）を形成する。
【００４０】そして最後に、パッシベーション膜３１
（ＰＳＧ膜又はＳｉ3 Ｎ4 膜等）をＣＶＤ法によって形
成し、ウエハ裏面に電極（Ａｌ，Ａｌ−Ｓｉ，Ａｕ等の
金属）を形成し本実施例の半導体装置を完成する（図
１）。
（ＰＳＧ膜又はＳｉ3 Ｎ4 膜等）をＣＶＤ法によって形
成し、ウエハ裏面に電極（Ａｌ，Ａｌ−Ｓｉ，Ａｕ等の
金属）を形成し本実施例の半導体装置を完成する（図
１）。
【００４１】なお、本実施例では周辺素子としてＮチャ
ネルＭＯＳトランジスタを取り上げたが、むろんこれに
限定されず、ＣＭＯＳ等でも良い。すなわち、素子分離
領域８および９と同一導電型の半導体領域を必要とする
周辺素子であればよい。
ネルＭＯＳトランジスタを取り上げたが、むろんこれに
限定されず、ＣＭＯＳ等でも良い。すなわち、素子分離
領域８および９と同一導電型の半導体領域を必要とする
周辺素子であればよい。
【００４２】図２は、図１に示される光センサセルを２
次元的に配列した光電変換装置の平面図である。
次元的に配列した光電変換装置の平面図である。
【００４３】次に、図１および図２を参照しながら、本
実施例の半導体装置の構成および動作を説明する。
実施例の半導体装置の構成および動作を説明する。
【００４４】図１および図２における光センサセルにお
いて、ｎ型シリコンの基板１上にｎ- エピタキシャル層
４が形成され、その中にｐ+ 素子分離領域１５，１６
（ただし、ここでは８および９を含む）によって相互に
電気的に絶縁されて光センサセルが形成されている。
いて、ｎ型シリコンの基板１上にｎ- エピタキシャル層
４が形成され、その中にｐ+ 素子分離領域１５，１６
（ただし、ここでは８および９を含む）によって相互に
電気的に絶縁されて光センサセルが形成されている。
【００４５】各光センサセルは、ｎ- エピタキシャル層
４上に光トランジスタたるバイポーラトランジスタの制
御電極領域となるｐベース領域１７、第一の主電極領域
となるｎ+ エミッタ領域２３、酸化膜１８を挟んで、Ｐ
−ＭＯＳトランジスタのゲートとｐベース領域１７にパ
ルスを印加するためのコンデンサＣOXの電極とを兼ねて
いる電極用のポリシリコン２０、ｎ+ エミッタ領域２３
に接続している電極用のポリシリコン２１、そして、ポ
リシリコン２１に接続した電極２９およびポリシリコン
２０に接続した電極２７等で構成されている。なお、ｎ
型シリコン基板 １及びｎ - エピタキシャル層４の一部は
光トランジスタの第二の主電極領域となる。また、ｐ +
素子分離領域１５，８とｐベース領域１７とは第二スイ
ッチ手段となるＰ−ＭＯＳトランジスタのソース・ドレ
イン領域となる。
４上に光トランジスタたるバイポーラトランジスタの制
御電極領域となるｐベース領域１７、第一の主電極領域
となるｎ+ エミッタ領域２３、酸化膜１８を挟んで、Ｐ
−ＭＯＳトランジスタのゲートとｐベース領域１７にパ
ルスを印加するためのコンデンサＣOXの電極とを兼ねて
いる電極用のポリシリコン２０、ｎ+ エミッタ領域２３
に接続している電極用のポリシリコン２１、そして、ポ
リシリコン２１に接続した電極２９およびポリシリコン
２０に接続した電極２７等で構成されている。なお、ｎ
型シリコン基板 １及びｎ - エピタキシャル層４の一部は
光トランジスタの第二の主電極領域となる。また、ｐ +
素子分離領域１５，８とｐベース領域１７とは第二スイ
ッチ手段となるＰ−ＭＯＳトランジスタのソース・ドレ
イン領域となる。
【００４６】このような構成を有する光センサセルの基
本的動作を次に説明する。
本的動作を次に説明する。
【００４７】まず、電荷蓄積動作は、ｐベース領域１７
にｎ+ エミッタ領域２３に対して逆バイアス電位を与え
た後、ポリシリコン２０の電位をＰ−ＭＯＳトランジス
タのしきい値電圧以上の正電位に保ち、Ｐ−ＭＯＳトラ
ンジスタをオフ状態として、ｐベース領域１７に光によ
って発生したホールを蓄積する。
にｎ+ エミッタ領域２３に対して逆バイアス電位を与え
た後、ポリシリコン２０の電位をＰ−ＭＯＳトランジス
タのしきい値電圧以上の正電位に保ち、Ｐ−ＭＯＳトラ
ンジスタをオフ状態として、ｐベース領域１７に光によ
って発生したホールを蓄積する。
【００４８】ホールの蓄積によって、ｐベース領域１７
の電位は正の方向に向かって変化するが、光の強さによ
って各光センサセルのｐベース領域１７の電位は異なっ
てくる。
の電位は正の方向に向かって変化するが、光の強さによ
って各光センサセルのｐベース領域１７の電位は異なっ
てくる。
【００４９】この状態で、正の読出しパルス電圧ＶR が
電極２７からポリシリコン２０に印加される。電圧ＶR
は正であるから、Ｐ−ＭＯＳトランジスタはオフ状態の
ままである。
電極２７からポリシリコン２０に印加される。電圧ＶR
は正であるから、Ｐ−ＭＯＳトランジスタはオフ状態の
ままである。
【００５０】読出しパルス電圧ＶR がポリシリコン２０
に印加されると、ｐベース領域１７がｎ+ エミッタ領域
２３に対して順方向バイアス状態となり、ｎ+ エミッタ
領域２３からｐベース領域１７へ電子の注入が起こり、
ｎ+ エミッタ領域２３の電位が次第に正電位方向に変化
する。すなわち、ｐベース領域１７に蓄積された情報が
エミッタ側へ読出される。
に印加されると、ｐベース領域１７がｎ+ エミッタ領域
２３に対して順方向バイアス状態となり、ｎ+ エミッタ
領域２３からｐベース領域１７へ電子の注入が起こり、
ｎ+ エミッタ領域２３の電位が次第に正電位方向に変化
する。すなわち、ｐベース領域１７に蓄積された情報が
エミッタ側へ読出される。
【００５１】ある一定時間読出しパルス電圧ＶR が印加
された後、ポリシリコン２０が接地電位になると、ｐベ
ース領域１７はｎ+ エミッタ領域２３に対して逆バイア
ス状態となり、ｎ+ エミッタ領域２３の電位変化は停止
する。
された後、ポリシリコン２０が接地電位になると、ｐベ
ース領域１７はｎ+ エミッタ領域２３に対して逆バイア
ス状態となり、ｎ+ エミッタ領域２３の電位変化は停止
する。
【００５２】この状態で、エミッタ側の情報がポリシリ
コン２１および電極２９を通って外部へ読出される。
コン２１および電極２９を通って外部へ読出される。
【００５３】この読出しが終了すると、電極２９が接地
され、ｎ+ エミッタ領域２３は接地電位となる。しか
し、この状態では、ｐベース領域１７に光の強度に対応
した電位、すなわち光情報が蓄積されたままであるか
ら、この光情報を除去する必要がある。
され、ｎ+ エミッタ領域２３は接地電位となる。しか
し、この状態では、ｐベース領域１７に光の強度に対応
した電位、すなわち光情報が蓄積されたままであるか
ら、この光情報を除去する必要がある。
【００５４】そこで、電極２７を通じて、ポリシリコン
２０にＰ−ＭＯＳトランジスタのしきい値電圧Ｖthを超
える負のパルス電圧ＶRHを印加する。これによってＰ−
ＭＯＳトランジスタは導通状態となり、ｐベース領域１
７に蓄積されたホールは除去され、ｐベース領域１７の
電位はｐ+ 素子分離領域１５に印加されている所定の負
電圧に固定される。
２０にＰ−ＭＯＳトランジスタのしきい値電圧Ｖthを超
える負のパルス電圧ＶRHを印加する。これによってＰ−
ＭＯＳトランジスタは導通状態となり、ｐベース領域１
７に蓄積されたホールは除去され、ｐベース領域１７の
電位はｐ+ 素子分離領域１５に印加されている所定の負
電圧に固定される。
【００５５】このリフレッシュ動作によって、ｐベース
領域１７は完全な初期状態となり、以後上述した蓄積、
読出し、リフレッシュの各動作が繰返えされる。
領域１７は完全な初期状態となり、以後上述した蓄積、
読出し、リフレッシュの各動作が繰返えされる。
【００５６】ところで、図２のように光センサセルが配
列された光電変換装置の一部に強い光が当った場合、そ
の部分の光センサセルのｐベース領域１７がｎ+ エミッ
タ領域２３に対して順方向バイアス状態となり、エミッ
タ側に信号が読出されてブルーミング現象が生起する。
列された光電変換装置の一部に強い光が当った場合、そ
の部分の光センサセルのｐベース領域１７がｎ+ エミッ
タ領域２３に対して順方向バイアス状態となり、エミッ
タ側に信号が読出されてブルーミング現象が生起する。
【００５７】これを防止するために、蓄積動作時にポリ
シリコン２０の電位を、ｐベース領域１７の電位がゼロ
電位に近ずいた状態で、すなわちエミッタ側に信号が読
出される前に、Ｐ−ＭＯＳトランジスタが導通状態とな
るように設定しても良い。
シリコン２０の電位を、ｐベース領域１７の電位がゼロ
電位に近ずいた状態で、すなわちエミッタ側に信号が読
出される前に、Ｐ−ＭＯＳトランジスタが導通状態とな
るように設定しても良い。
【００５８】このようにポリシリコン２０の電位を設定
することで、ｐベース領域１７とｎ+ エミッタ領域２３
とが順方向バイアス状態になる前に、Ｐ−ＭＯＳトラン
ジスタが導通状態となり、過剰電荷はｐ+ 素子分離領域
１５側へ流出し、ブルーミング現象が防止される。
することで、ｐベース領域１７とｎ+ エミッタ領域２３
とが順方向バイアス状態になる前に、Ｐ−ＭＯＳトラン
ジスタが導通状態となり、過剰電荷はｐ+ 素子分離領域
１５側へ流出し、ブルーミング現象が防止される。
【００５９】なお、図１に示されるように、周辺素子と
なるＮＭＯＳトランジスタはｐベース領域１７と同じ導
電型のｐウエル７内に設けられており、例えｐベース領
域１７から過剰な光キャリア（ホール）があふれても、
光キャリアはｐウエル７内で消滅してＮＭＯＳトランジ
スタのソース・ドレイン領域に流入することはないの
で、あふれ出した光キャリアがＮＭＯＳトランジスタの
動作に悪影響を及ぼすことはない。
なるＮＭＯＳトランジスタはｐベース領域１７と同じ導
電型のｐウエル７内に設けられており、例えｐベース領
域１７から過剰な光キャリア（ホール）があふれても、
光キャリアはｐウエル７内で消滅してＮＭＯＳトランジ
スタのソース・ドレイン領域に流入することはないの
で、あふれ出した光キャリアがＮＭＯＳトランジスタの
動作に悪影響を及ぼすことはない。
【００６０】図３は本実施例の半導体装置の回路図であ
る。ただし、ここでは画素数２×２＝４の場合を一例と
して取り上げるが、任意の画素数ｎ×ｎの回路は同図の
回路から容易に構成されうる。
る。ただし、ここでは画素数２×２＝４の場合を一例と
して取り上げるが、任意の画素数ｎ×ｎの回路は同図の
回路から容易に構成されうる。
【００６１】同図において、各光センサセルＥ11〜Ｅ22
は図１および図２に示される構成を有している。すなわ
ち、バイポーラトランジスタ３０１のｐベース領域１７
と、酸化膜１８を挟んで対向しているポリシリコン２０
とによってコンデンサＣOX３０２が形成され、ｐベース
領域１７、ｐ+ 素子分離領域１５、そしてポリシリコン
２０によって第二スイッチ手段となるＰ−ＭＯＳトラン
ジスタ３０３が形成される。本実施例では、ポリシリコ
ン２０が、コンデンサＣOX３０２の一方の電極とＰ−Ｍ
ＯＳトランジスタ３０３のゲートとを兼ねているが、従
来例（図１４）のように別々に構成することもできる。
は図１および図２に示される構成を有している。すなわ
ち、バイポーラトランジスタ３０１のｐベース領域１７
と、酸化膜１８を挟んで対向しているポリシリコン２０
とによってコンデンサＣOX３０２が形成され、ｐベース
領域１７、ｐ+ 素子分離領域１５、そしてポリシリコン
２０によって第二スイッチ手段となるＰ−ＭＯＳトラン
ジスタ３０３が形成される。本実施例では、ポリシリコ
ン２０が、コンデンサＣOX３０２の一方の電極とＰ−Ｍ
ＯＳトランジスタ３０３のゲートとを兼ねているが、従
来例（図１４）のように別々に構成することもできる。
【００６２】光センサセルＥ11およびＥ12の各電極２７
は、スイッチングトランジスタ（以下、ＳＷＴとする）
３０４を介してシフトレジスタＡの第１の並列出力端子
に接続され、さらにＳＷＴ３０５を介して端子Ｔ3 に接
続されている。
は、スイッチングトランジスタ（以下、ＳＷＴとする）
３０４を介してシフトレジスタＡの第１の並列出力端子
に接続され、さらにＳＷＴ３０５を介して端子Ｔ3 に接
続されている。
【００６３】光センサセルＥ21およびＥ22の各電極２７
は、ＳＷＴ３０６を介してシフトレジスタＡの第２の並
列出力端子に接続され、さらにＳＷＴ３０７を介して端
子Ｔ3 に接続されている。
は、ＳＷＴ３０６を介してシフトレジスタＡの第２の並
列出力端子に接続され、さらにＳＷＴ３０７を介して端
子Ｔ3 に接続されている。
【００６４】また、ＳＷＴ３０４および３０６の各ゲー
ト端子は端子Ｔ1 に、ＳＷＴ３０５および３０７の各ゲ
ート端子は端子Ｔ2 に各々接続されている。
ト端子は端子Ｔ1 に、ＳＷＴ３０５および３０７の各ゲ
ート端子は端子Ｔ2 に各々接続されている。
【００６５】光センサセルＥ11およびＥ21の各バイポー
ラトランジスタ３０１のエミッタ電極２９は、ＳＷＴ３
０８を介して出力端子に接続され、さらに第一スイッチ
手段となるＳＷＴ３０９を介して接地されている。
ラトランジスタ３０１のエミッタ電極２９は、ＳＷＴ３
０８を介して出力端子に接続され、さらに第一スイッチ
手段となるＳＷＴ３０９を介して接地されている。
【００６６】光センサセルＥ12およびＥ22の各エミッタ
電極２９は、ＳＷＴ３１０を介して出力端子に接続さ
れ、さらに第一スイッチ手段となるＳＷＴ３１１を介し
て接地されている。
電極２９は、ＳＷＴ３１０を介して出力端子に接続さ
れ、さらに第一スイッチ手段となるＳＷＴ３１１を介し
て接地されている。
【００６７】また、ＳＷＴ３０８および３１０の各ゲー
ト端子は、シフトレジスタＢの第１および第２の並列出
力端子にそれぞれ接続され、ＳＷＴ３０９および３１１
の各ゲート端子は端子Ｔ4 に接続されている。
ト端子は、シフトレジスタＢの第１および第２の並列出
力端子にそれぞれ接続され、ＳＷＴ３０９および３１１
の各ゲート端子は端子Ｔ4 に接続されている。
【００６８】各光センサセルのＰ−ＭＯＳトランジスタ
３０３のソース領域、すなわちｐ+素子分離領域１５に
は所定の負電圧ＶBBが印加され、また各光センサセルの
バイポーラトランジスタ３０１のコレクタ電極には所定
の正電圧ＶCCが印加されている。
３０３のソース領域、すなわちｐ+素子分離領域１５に
は所定の負電圧ＶBBが印加され、また各光センサセルの
バイポーラトランジスタ３０１のコレクタ電極には所定
の正電圧ＶCCが印加されている。
【００６９】また、各端子Ｔ1 〜Ｔ4 には、所定のタイ
ミングで電圧が印加され、対応するＳＷＴをオン状態に
する。
ミングで電圧が印加され、対応するＳＷＴをオン状態に
する。
【００７０】シフトレジスタＡおよびＢには、所定のタ
イミングでシフトパルスが入力し、各並列出力端子から
順次ハイレベル（正電圧ＶR ）が出力される。
イミングでシフトパルスが入力し、各並列出力端子から
順次ハイレベル（正電圧ＶR ）が出力される。
【００７１】ここでは、ＳＷＴ３０４〜３１１が周辺素
子ということになる。
子ということになる。
【００７２】このような構成を有する本実施例の回路の
動作を簡単に説明する。
動作を簡単に説明する。
【００７３】まず、ＳＷＴ３０４，３０６，３０８，そ
して３１０をオフ状態、ＳＷＴ３０５，３０７，３０
９，そして３１１をオン状態として、リフレッシュのた
めの負電圧パルスを端子Ｔ3 に印加する。これによって
全光センサセルＥ11〜Ｅ22のリフレッシュ動作が行われ
る。
して３１０をオフ状態、ＳＷＴ３０５，３０７，３０
９，そして３１１をオン状態として、リフレッシュのた
めの負電圧パルスを端子Ｔ3 に印加する。これによって
全光センサセルＥ11〜Ｅ22のリフレッシュ動作が行われ
る。
【００７４】続いて、ＳＷＴ３０５および３０７をオフ
状態にして、電荷蓄積動作を行う。これによって、各ｐ
ベース領域１７にその場所における光情報が蓄積され
る。
状態にして、電荷蓄積動作を行う。これによって、各ｐ
ベース領域１７にその場所における光情報が蓄積され
る。
【００７５】次に、ＳＷＴ３０９および３１１をオフ状
態、ＳＷＴ３０４および３０６をオン状態にして、蓄積
された情報を順次読出す動作を行う。
態、ＳＷＴ３０４および３０６をオン状態にして、蓄積
された情報を順次読出す動作を行う。
【００７６】まず、シフトレジスタＡの第１の並列出力
端子をハイレベルにすることで、光センサセルＥ11およ
びＥ12の各電極２７に正電圧ＶR を印加し、ｐベース領
域１７に蓄積されている情報をエミッタ側へ読出す。続
いて、シフトレジスタＢの第１および第２の並列出力端
子を順次ハイレベルとして、ＳＷＴ３０８、そしてＳＷ
Ｔ３１０を順次オン状態にする。この動作によって、光
センサセルＥ11とＥ12とに蓄積された情報が順次外部へ
出力される。
端子をハイレベルにすることで、光センサセルＥ11およ
びＥ12の各電極２７に正電圧ＶR を印加し、ｐベース領
域１７に蓄積されている情報をエミッタ側へ読出す。続
いて、シフトレジスタＢの第１および第２の並列出力端
子を順次ハイレベルとして、ＳＷＴ３０８、そしてＳＷ
Ｔ３１０を順次オン状態にする。この動作によって、光
センサセルＥ11とＥ12とに蓄積された情報が順次外部へ
出力される。
【００７７】次に、シフトレジスタＡの第２の並列出力
端子をハイレベルとし、上述したようにシフトレジスタ
Ｂを動作させることで、光センサセルＥ21とＥ22とに蓄
積された情報を同様に順次外部へ出力する。
端子をハイレベルとし、上述したようにシフトレジスタ
Ｂを動作させることで、光センサセルＥ21とＥ22とに蓄
積された情報を同様に順次外部へ出力する。
【００７８】こうして読出しが終了すると、上述のリフ
レッシュ動作を行い、以後蓄積、読出し、リフレッシュ
の各動作を繰返えす。
レッシュ動作を行い、以後蓄積、読出し、リフレッシュ
の各動作を繰返えす。
【００７９】
【発明の効果】以上詳細に説明したように、本発明によ
る半導体装置によれば、ノイズを抑制 することができ
る。又、リセット用のトランジスタを用いてブルーミン
グを防止できる。
る半導体装置によれば、ノイズを抑制 することができ
る。又、リセット用のトランジスタを用いてブルーミン
グを防止できる。
【００８０】加えて、周辺素子を光トランジスタの制御
電極領域と同じ導電型の半導体領域内に形成できるの
で、過剰な光キャリアが制御電極領域よりあふれ出して
も、該半導体領域によって吸収され周辺素子に悪影響を
及ぼさない。
電極領域と同じ導電型の半導体領域内に形成できるの
で、過剰な光キャリアが制御電極領域よりあふれ出して
も、該半導体領域によって吸収され周辺素子に悪影響を
及ぼさない。
【図１】本発明の半導体装置の一実施例の構成を示す断
面図である。
面図である。
【図２】本実施例の半導体装置の平面図である。
【図３】本実施例の半導体装置の動作を説明するための
回路図である。
回路図である。
【図４】本発明の半導体装置の一実施例の製造方法を示
す製造工程図である。
す製造工程図である。
【図５】本発明の半導体装置の一実施例の製造方法を示
す製造工程図である。
す製造工程図である。
【図６】本発明の半導体装置の一実施例の製造方法を示
す製造工程図である。
す製造工程図である。
【図７】本発明の半導体装置の一実施例の製造方法を示
す製造工程図である。
す製造工程図である。
【図８】本発明の半導体装置の一実施例の製造方法を示
す製造工程図である。
す製造工程図である。
【図９】本発明の半導体装置の一実施例の製造方法を示
す製造工程図である。
す製造工程図である。
【図１０】本発明の半導体装置の一実施例の製造方法を
示す製造工程図である。
示す製造工程図である。
【図１１】本発明の半導体装置の一実施例の製造方法を
示す製造工程図である。
示す製造工程図である。
【図１２】本発明の半導体装置の一実施例の製造方法を
示す製造工程図である。
示す製造工程図である。
【図１３】本発明の半導体装置の一実施例の製造方法を
示す製造工程図である。
示す製造工程図である。
【図１４】（ａ）は従来の光電変換装置の平面図、
（ｂ）はそのＡ−Ａ’線断面図である。
（ｂ）はそのＡ−Ａ’線断面図である。
【符号の説明】 １ 基板 ４ ｎ- エピタキシャル層 ８，１５，９，１６ 素子分離領域 １７ ｐ+ ベース領域 ２３ ｎ+ エミッタ領域
Claims (4)
- 【請求項１】 第一導電型の半導体からなり光エネルギ
ーを受けることによりキャリアを蓄積可能な制御電極領
域と、前記第一導電型とは異なる第二導電型の半導体か
らなる第一及び第二の主電極領域と、を有する光トラン
ジスタと、 前記第一の主電極領域に接続された出力回路と、を有す
る半導体装置において、 前記第一の主電極領域を第一の基準電圧源に対して電気
的に結合し前記制御電極領域に蓄積されたキャリアを消
滅させる為の第一スイッチ手段と、 前記制御電極領域を第二の基準電圧源に対して電気的に
結合させる為の第二スイッチ手段と、 前記光トランジスタの横方向に配された第一導電型の半
導体領域内に形成された周辺素子として第二導電型の半
導体からなる主電極領域を有する絶縁ゲート型トランジ
スタとを有することを特徴とする半導体装置。 - 【請求項２】 請求項１記載の半導体装置において、前
記第二スイッチ手段はＰチャネルＭＯＳトランジスタで
あり、前記絶縁ゲート型トランジスタはＮチャネルＭＯ
Ｓトランジスタである半導体装置。 - 【請求項３】 請求項１又は請求項２記載の半導体装置
において、前記光トランジスタはバイポーラトランジス
タである半導体装置。 - 【請求項４】 第一導電型の半導体からなり光エネルギ
ーを受けることによりキャリアを蓄積可能な制御電極領
域と、前記第一導電型とは異なる第二導電型の半導体か
らなる第一及び第二の主電極領域と、を有する光トラン
ジスタと、 前記第一の主電極領域に接続された出力回路と、を有す
る半導体装置において、 前記制御電極領域を主電極領域とするトランジスタを有
し、 前記トランジスタはリフレッシュ動作の際に導通すると
ともに、蓄積動作期間中に前記制御電極領域が所定の電
位になった時にも導通することを特徴とする半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5213551A JPH07123160B2 (ja) | 1993-08-06 | 1993-08-06 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5213551A JPH07123160B2 (ja) | 1993-08-06 | 1993-08-06 | 半導体装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59106666A Division JPH0620121B2 (ja) | 1984-05-28 | 1984-05-28 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0794696A JPH0794696A (ja) | 1995-04-07 |
| JPH07123160B2 true JPH07123160B2 (ja) | 1995-12-25 |
Family
ID=16641081
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5213551A Expired - Fee Related JPH07123160B2 (ja) | 1993-08-06 | 1993-08-06 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07123160B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100494132B1 (ko) * | 2000-12-30 | 2005-06-13 | 매그나칩 반도체 유한회사 | 이미지센서의 단위 화소 |
-
1993
- 1993-08-06 JP JP5213551A patent/JPH07123160B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0794696A (ja) | 1995-04-07 |
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