JPH0591125A

JPH0591125A - ネツトワーク制御方法及び設備

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Publication number: JPH0591125A
Application number: JP7297792A
Authority: JP
Inventors: Thomas J Cloonan; ジエイクルーナントーマス; John R Erickson; ロバートエリツクソンジヨン; Anthony L Lentine; ロドヴイコレンテインアンソニー; Jr Frederick B Mccormick; ボサートマコーミツクジユニアフレドリツク; Gaylord W Richards; ワーナーリチヤーズゲイロード
Original assignee: American Telephone and Telegraph Co Inc
Current assignee: AT&T Corp
Priority date: 1991-02-27
Filing date: 1992-02-26
Publication date: 1993-04-09
Anticipated expiration: 2011-11-06
Also published as: EP0501647B1; EP0501647A2; ATE172834T1; CA2060237A1; EP0501647A3; DE69227394D1; DE69227394T2; JP2552057B2; CA2060237C; US5153757A

Abstract

(57)【要約】【目的】光方式ネットワークにおいて、ネットワーク
に埋め込まれた制御素子による効率的な制御を実現す
る。【構成】特定の通信に関するデータの伝送が行われる
前に、或る１つの入口部から或る１つの出口部までのネ
ットワーク全体を通じて、接続用のパスのうちで使用さ
れていないパスを、ネットワーク制御装置が特定する。
使用されていないパスが特定されると、ネットワーク制
御装置が、そのパスを稼動化する際に用いられる制御情
報を定め、その制御情報をネットワーク内に、詳しくは
ネットワーク入口部を経て伝送する。ネットワークはこ
れに応答して、特定されたパスを稼動化する。そして、
通信は、その稼動化されたパスを経て、但しその単独接
続に対してのみ、使用可能化される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、情報処理及び交換用ネ
ットワークの制御に関する。

【０００２】

【従来の技術】延長形一般化シャッフル（ＥＧＳ）クラ
スのネットワークでは、ブロッキング（閉塞）の確率を
低く、且つ故障許容度を高く保ちながらシステムを非常
に柔軟性のあるものとすることが可能である。

【０００３】例えばクルーナン（Cloonan）他の、特許
査定を受けた米国特許出願第０７／３４９,００８号
（ここに本願の引例とする）、及び欧州特許出願公開第
９０３０４７３１.４号に開示されている光システム
のような、周知の光ＥＧＳネットワークの設計には、対
称形自己電気光学効果デバイス（Ｓ−ＳＥＥＤデバイ
ス）のような、２次元光論理デバイス間を３次元に相互
接続した構造が用いられている。

【０００４】これらの光論理デバイスは、ＡＮＤ（論理
積）、ＯＲ（論理和）、ＮＡＮＤ（否定論理積）、及び
ＮＯＲ（否定論理和）ゲートとして、又Ｓ−Ｒラッチと
しても作動可能である。互いに連続する配列（アレー）
上でのこれらのデバイス間の光相互接続は、レンズ、ビ
ームスプリッタ、及び反射グレーチングのような、大型
の自由空間光素子によって行われる。これらの受動光素
子は、節点（ノード）のステージ間にクロスオーバ相互
接続状態をもたらすために使用できることが知られてい
る。

【０００５】これら周知の光ＥＧＳネットワーク設計に
は、ネットワーク制御を行うのに空間光変調器に依存す
るため、限界がある。空間光変調器とは、これに向けた
電子制御信号に基づいて透明にも不透明にもできるウイ
ンドウ（又は画素）の配列（アレー）である。上に引用
した周知の光ＥＧＳネットワーク設計においては、接続
経路（パス）の選択処理は外部の電子集中制御装置によ
って行われ、パス選択処理の結果はネットワーク（図２
１）内の光スイッチングノードに送られる。

【０００６】集中制御装置内での電子制御信号の光制御
信号への変換は、空間光変調器によって行われる。残念
ながら、現在利用可能な空間光変調器技術では、スイッ
チング時間が比較的長く、μｓのオーダーである。利用
できる空間光変調器の或るものは又、入出力電力比に関
して非効率的である。

【０００７】スイッチング時間が長いと、高速の時分割
多重スイッチング（ＴＭＳ）操作（図２２に示す）が実
用的でなくなる。又、電力利用効率が悪いと、達成でき
るシステムデータレートが制約される。更に、空間光変
調器を用いると、周知のネットワーク設計において必要
とされる光関係のハードウエアと光学的構成が複雑にな
る。したがって、ネットワーク制御に空間光変調器を必
要としない光ＥＧＳネットワークがあればそれから得ら
れる利点は多い。

【０００８】

【発明が解決しようとする課題】ホアン(A.Huang) 及び
クナウアー(S.Knauer)の論文「スターライト：高帯域デ
ィジタルスイッチ(Starlite:A Wideband Digital Switc
h)」（地球通信(Globe Com)'８４）（ＩＥＥＥ８４ＣＨ
２０６４−４）（１９８４年１１月）（第１巻１２１ペ
ージ）に経路自己設定形スターライト・パケットスイッ
チの光方式実現例が述べられている。

【０００９】この具体例においては、パス選択処理作業
を、スターライトネットワーク内のスイッチングノード
の各々に取り付けられた小形プロセッサに配分すること
によって、且つ、データを受信する各スイッチングノー
ドにおいて経路設定情報を利用できるように伝送された
データに経路設定情報を予め添付することによって、空
間光変調器を用いずにネットワーク制御を行うようにし
ている（図２３）。

【００１０】これら配分されたプロセッサの各々は周知
のＥＧＳネットワーク設計に用いられる集中制御装置よ
りもはるかに簡単であるが、各ノードにプロセッサを持
たせることで個々のノードのハードウエアとしての要求
事項が相当に複雑なものとなる。実際に、光ＥＧＳネッ
トワークでは個々のノードに必要とするＳ−ＳＥＥＤデ
バイスの数が最大４個であるのに対し、光方式スターラ
イトネットワークにおいてこれに相当するノードに必要
なＳ−ＳＥＥＤデバイスの数は１２８個にもなる。

【００１１】多数のＳ−ＳＥＥＤデバイスの稼動が将来
実際的になるにしても、現時点では、ネットワーク相互
接続に光方式を採用することから得られる利点とこれに
よるハードウエアのコスト増加とを対比するとコスト増
加を冒してまで光方式にする根拠が見いだせない。結果
として、現在の空間光変調器の作動上の制約に煩わされ
ない、対費用効果のよい光スイッチング構造に対するニ
ーズが存在する。

【００１２】ターナー(J.S.Turner)に対して１９８５年
１月１５日に許諾発行された米国特許第４,４９４,２３
０号に、４×４スイッチングノードからなる枝分割形交
換ネットワークを用いてネットワークの入口部及び出口
部に接続された複数のトランク制御装置を相互接続する
電子高速パケット交換システムが開示されている。各ト
ランク制御装置は、仮想回路コールがこのシステムを通
じてセットアップされてから論理アドレスから実アドレ
スへの変換を行うための情報を記憶する。

【００１３】枝分割形交換ネットワークを通じてパケッ
トを伝送する前に、パケット生成するトランク制御装置
が、これら個々の４×４スイッチングノードがパケット
を適切な目的先トランク制御装置に経路設定して伝送す
るのに使用できるようなビットを含む実アドレスを予め
添付する。すなわち、実アドレスが予め添付されると、
パケットは経路を自己設定できるようになる。しかし、
ネットワークにはパケットバッファリング機能がある。
例えば、各ノード入力部が１つのパケットに対してバッ
ファとして作用する。

【００１４】パケット伝送時にネットワーク内の特定の
パスは自由である、というような優先度は定めてないの
で、或るパケットがネットワークを移動する際に何回も
バッファされることがあり得る。このことは、多くの用
途において、伝送遅れとネットワーク全体の性能という
点で著しい欠点となる。

【００１５】

【課題を解決するための手段】以下に説明するような本
発明に基づくネットワーク設備及び制御方法により、従
来の技術における上記の欠点が除去され、技術的進歩が
得られる。

【００１６】本発明に基づくネットワーク設備及び制御
方法は、次のように構成される。すなわち、特定の通信
に関するデータの伝送が行われる前に、或る１つの入口
部から或る１つの出口部までのネットワーク手段（すな
わち、ネットワーク）全体を通じて、接続用の接続経路
（パス）のうちで使用されていないパスを、ネットワー
ク制御手段（ネットワーク制御装置）が特定する。

【００１７】使用されていないパスが特定されると、ネ
ットワーク制御装置が、そのパスを稼動状態にする（稼
動化する）際に用いられる制御情報を定め、その制御情
報をネットワーク内に、詳しくはネットワーク入口部を
経て伝送する。ネットワークはこれに応答して、特定さ
れたパスを稼動化する。

【００１８】そして、通信は、その稼動化されたパスを
経て、但しその単独接続に対してのみ、使用可能化され
る。ネットワーク内では情報に対するバッファ操作は不
要である。ネットワークは、光方式による実現に特によ
く適しており、その制御は、空間光変調器を使用せず、
ネットワーク自身に埋め込まれた制御素子によって行わ
れる。

【００１９】本発明に基づく制御方法は、複数の入口部
と複数の出口部との間にパスを構成するネットワークと
ネットワーク制御装置とからなる設備において用いられ
る。本発明の方法に基づき、ネットワーク制御装置が、
ある１つの入口部からある１つの出口部への接続用に、
このある入口部からこのある出口部へのネットワーク内
のパスのうちで使用されていない１つのパス（接続経
路）を特定する。

【００２０】次いでネットワーク制御装置は、特定され
た使用されていないパスを稼動化するための制御情報を
定める。この定められた制御情報は、入口部を経てネッ
トワーク内に伝送され、ネットワークは、これに応答し
て、特定された使用されていないパスを稼動化する。

【００２１】例えば、このネットワーク設備は、ネット
ワーク入口部のうちのその連携する１つの入口部に各々
接続される複数のマルチプレクサ手段（すなわち、マル
チプレクサ）からなり、ネットワークは、制御ローディ
ングモード及びデータパシングモードにおいて作動可能
である。マルチプレクサは、制御ローディングモードの
間、定められた制御情報を入口部に伝送するように調整
され、又、データパシングモードの間、データを入口部
に伝送するように調整される。

【００２２】この例で、ネットワークは、各々複数のノ
ードからなる順次相互接続された複数のステージからな
り、これら複数のノードが各々制御情報記憶手段（制御
情報記憶素子）を有する。ネットワーク制御装置によっ
て特定されたパスが、前記複数のステージのうちの１つ
のステージにある１つのノードを含むと、この１つのス
テージに先行するステージのノードの記憶素子に記憶さ
せるために、制御ビットが伝送される。

【００２３】この先行するステージのノードは、前記接
続用に前記１つのステージ（すなわち、この先行するス
テージの次のステージ）の前記ノードを稼動化するため
の制御信号を伝送し、又、前記接続用に前記１つのステ
ージの別の１つのノードを不稼動化するための別の制御
信号を伝送する。

【００２４】又例えば、ネットワークは、互いに連続す
る複数の２次元のノードアレーとこれら互いに連続する
ノードアレー間に挿入された複数のリンクステージとを
有する光ネットワークの形として実現される。

【００２５】これらのリンクステージは、ノードをクロ
スオーバ（交差）パターン状に相互接続するためのクロ
スオーバ手段と、１つのアレーの各ノードが、この１つ
のアレーに連続するアレーの、この１つのアレーの各ノ
ードに対応する横列と縦列との上にあるノードに接続さ
れるように、これら互いに連続するアレーのノードを並
行直進的に相互接続（以下、並行直進接続ともいう）す
るための接続手段とを有する自由空間光手段（自由空間
光クロスオーバ相互接続部）を用いて実現される。

【００２６】ここで、重要なことであるが、或る１つの
ノードアレーの或る１つの横列と或る１つの縦列との上
にある１つのノードに記憶するために、互いに連続する
アレーの前記或る１つの横列と前記或る１つとの縦列の
上にあるノードを通じ、前記の並行直進接続を経て、前
記の定められた制御情報の１ビットが順次シフトされ
る。

【００２７】ネットワークノードは各々、その連携する
データ接続状態を有し、前記或る１つのノードアレーの
前記或る１つの横列と前記或る１つの縦列との上にある
前記１つのノードに記憶された前記ビットが、前記或る
１つのノードアレーの後に続くノードアレーの少なくと
も１つのノードのデータ接続状態を制御する。

【００２８】

【実施例】本発明の具体的な実施例が、光システム例１
０（機能的に図１に示す）に用いられている。この内容
は、パケット交換又は路分割多重回線交換ネットワーク
として使用できる１６×１６空間分割交換ネットワーク
である。１６個の光入力信号が、２×８光ファイバアレ
ー２１の光ファイバ上で受信される。各光入力信号は、
光システムによって切り換えられ、光出力信号として２
×８光ファイバアレー２２の１本の光ファイバ上で伝送
される。

【００２９】光システム１０は、複数の入力ライン回路
３０、１つの４×８光ファイバアレー２３、レンズ８
０、８対の光ハードウエアモジュール５０、５０’から
５７、５７’まで、レンズ７０、１つの４×４光ファイ
バアレー２４、及び複数の出力ライン回路４０を有する
（光学的構成の詳細を図９から図１１までに示す）。光
システム１０が光ビームの配列（アレー）を並行して処
理すること、及び個々の光ビームによる光伝送が矩形断
面の光ビームアレーを構成することは重要であるのでこ
こに注記したい。

【００３０】ネットワーク制御装置６０は、ソフトウエ
アで制御される１個のプロセッサでも、又、ハードウエ
ア論理回路から構成される装置でもよい。このネットワ
ーク制御装置６０は、制御情報を入力ライン回路３０を
経てネットワーク内へ挿入してそこで記憶させることに
より、光システム１０を通じて接続経路（パス）を設定
し、又切断する。

【００３１】光システム１０の形で実現されたネットワ
ークトポロジーは、拡大部、完全シャッフル等価ネット
ワーク、及び集中部から構成され、８個のノードステー
ジＮ１からＮ８までと７個のリンクステージＬ１からＬ
７までとを有する３次元クロスオーバネットワーク（図
１８から図２０までを参照）を基本としている。このト
ポロジーは、上記引例のクルーナン他の米国特許出願第
０７／３４９,００８号（以下、クルーナン米国出願）
においてその第１図の光システム１０の形で実現された
トポロジーと同じものとしたので、これら２つのシステ
ムをすぐに比較できる。

【００３２】光ハードウエアモジュールは各々（例えば
図２の光ハードウエアモジュール５１）、上記引例のク
ルーナン米国出願においてその第９３図に関連して詳細
に述べられている光ハードウエア装置に基づいている。

【００３３】レーザ光源「プリセット（preset）」は、
上記引例のクルーナン米国出願の場合と同じ目的で用い
られているが、更に、８×８・Ｓ−ＳＥＥＤデバイスア
レー５００（図３）の奇数横列と偶数横列とを照射する
ためにレーザ光源「パワー（奇数）」及び「パワー（偶
数）」が用いられている。Ｓ−ＳＥＥＤデバイスアレー
の向きは、上記引例のクルーナン米国出願と同様に垂直
でなく水平の方向である。

【００３４】本願の光システム１０における光ノード
（２つのデータ入力部、１つのデータ出力部、及び容量
１を有するので、光ノード（２，２，１）と表現する）
は４個のＳ−ＳＥＥＤデバイス、すなわち、１つのＳ−
ＳＥＥＤデバイスアレーからの２個とこの後に続くＳ−
ＳＥＥＤデバイスアレーからの２個とを用いて実現され
ているので、このトポロジーのノードステージとリンク
ステージとを実現するためには、２倍の数のＳ−ＳＥＥ
Ｄデバイスアレーと光ハードウエアモジュールとが必要
となる。

【００３５】本願で光ノード（２，２，１）に関連して
用いる用語「データ接続状態」は、データ入力部がデー
タ出力部に接続されている場合に、２つのデータ入力部
のどちらが接続されているか、を表示するためのもので
ある。光ハードウエアモジュール５０、５０’から５
７、５７’までについての光学的構成を図９から図１１
までに示す。又、互いに連続する３個の光ハードウエア
モジュールの詳細を図１４から図１６までに示す。

【００３６】各光ハードウエアモジュールは、光クロス
オーバ相互接続部、例えば１００、１００’（図９）、
に連携するミラー及びプリズムミラーの向き及び粒状度
を除いては同一である。相互接続部１００は、トポロジ
ーのリンクステージＬ１を設けるために用いられ、又相
互接続部１００’は、光ノード（２，１，１）内のＳ−
ＳＥＥＤデバイスの第１対と第２対との間の光相互接続
を行わせるために用いられる。

【００３７】光ハードウエアモジュール５０から５７ま
でについての光クロスオーバ相互接続部１００の間の差
異変動は、図４及び図５によって示される法則及び図１
８から図２０までのトポロジーによって定まる。光ハー
ドウエアモジュール５０’から５７’までについての光
クロスオーバ相互接続部１００’は互いに同一で、図６
に示すようなプリズムミラーアレーを有する。

【００３８】本願の光システム１０（図１）は、スイッ
チングの制御方法が上記引例のクルーナン米国出願と異
なる。上記引例のクルーナン米国出願においては、ネッ
トワーク制御装置６０は、空間光変調器、例えば４０
９、を用いてステージ制御装置３０から３５までを介し
てパスを設定し、又切断する。この空間光変調器４０９
は、個々のＳ−ＳＥＥＤデバイスの使用不能化状況に対
応して、光ビームの使用不能化の発生状況を制御するも
のである。

【００３９】本願においては、ネットワーク制御装置６
０は、入力ライン回路３０を経て制御情報を挿入するこ
とによってパスを設定し、又切断する。制御情報は、デ
ータ通信用に使用可能化されるノードに先行するノード
ステージの、他には使用されないＳ−ＳＥＥＤデバイス
に記憶させるために、トポロジーの並行直進接続を経て
ネットワーク内へシフトされる。尚、本明細書では、ネ
ットワークを、埋め込み制御ネットワークともいう。そ
の理由は、制御情報がネットワークノード内に記憶され
るからである。

【００４０】パス選択（パスハント）アルゴリズムとネ
ットワーク制御装置の機能については、上記引例のクル
ーナン米国出願の２５ページ２６行から４０ページ１８
行に述べられている。

【００４１】本願のネットワーク制御装置６０は、埋め
込み制御ネットワークのアルゴリズムと機能とを実現す
るもので、横列方式に基づきアルゴリズムからのパス設
定情報を再フォーマットする。（ネットワークを通して
の特定のパス用に稼動化されるノードの見出し事項を、
先行するステージの、これらに対応するノードの見出し
事項に変換する作業を含む。）この横列方式のフォーマ
ットは、制御情報をネットワークのノードの複数の横列
に同時にシフトするために用いられる。

【００４２】ネットワーク制御装置６０は、パス選択機
能を行う際に用いるために、光システム１０の全てのノ
ード及びリンクの使用中か／空きかの状態を記憶する。
光システム１０を通してパスが稼動化されると、ネット
ワーク制御装置６０は、そのパスを入口部から出口部ま
での或る接続に割り当てる。そして、そのパスを経てそ
の或る接続に対してだけ通信が可能化される。ネットワ
ーク制御装置６０は、割り当てられたパスがその一部分
でも他のどの接続（入口部から出口部までを含む）にも
使われないようにする。

【００４３】入力ライン回路３０（図７）は、光ファイ
バアレー２１の光ファイバの１本上で、情報、例えば音
声、ディジタルコンピュータデータ、画像、又はビデオ
情報を表す光データを受信し、その光データを、Ｏ／Ｅ
（光／電気）変換器３１を介して対応する電気信号に変
換し、その電気信号を記憶させるために２個のバッファ
３２のうちの１つに選択的に伝送する。

【００４４】２個のバッファを用いるのは、周知のよう
に、第２のバッファから別の情報を読み取り中でも第１
のバッファに情報を記憶させられるようにするためであ
る。バッファ３２の読み取り／書き込み制御は、ネット
ワーク制御装置６０で行ってもよく、又、クロック回路
（図示しない）で行ってもよい。

【００４５】光システム１０がパケット交換作業に用い
られる場合には、バッファ３２の内容が定期的にネット
ワーク制御装置６０によって点検される。詳しくは、ネ
ットワーク制御装置６０がバッファ３２のうちの一方に
記憶されているパケットヘッダ（見出し）を読み取り、
パケットヘッダの内容に基づいて光ネットワーク出口部
を特定し、そのバッファ３２に連携する光ネットワーク
入口部と特定された光ネットワーク出口部との間で、使
用されていないパスを特定する。

【００４６】次いで、ネットワーク制御装置６０は、特
定された使用されていないパスの一部をなす連続する次
のステージノードを稼動化するために予め定められた制
御情報ビットを記憶する必要のある、図１８から図２０
までのトポロジー内の全てのネットワークノードについ
て、横列、縦列、及びステージアドレス（番地）のよう
な、見出し事項を計算する。計算されたアドレスは、全
ての入力ライン回路３０を通し、複数の母線Ｂ１からＢ
７までを経て伝送される。

【００４７】アドレス復号器３４が、伝送されたアドレ
スに応答して、適切な横列の制御情報ビットをフリップ
フロップ回路（Ｆ／Ｆ）３５に記憶する。制御ローディ
ングモードの間、入力ライン回路３０に含まれる各横列
の制御ビットが、その連携するマルチプレクサ（ＭＵ
Ｘ）３６、Ｅ／Ｏ変換器３７、及び光ファイバアレー２
３内の対応する光ネットワーク入口部の光ファイバを経
てシフトされ、光ネットワークの適切なノードに記憶さ
れる。

【００４８】データパシングモードの間、バッファ３２
のうちの１つのバッファに記憶されているデータが、マ
ルチプレクサ３３、３６、及びＥ／Ｏ（電気／光）変換
器３７を経てその連携する光ファイバアレー２３内のそ
の連携する光ネットワーク入口部の光ファイバに伝送さ
れて、今や稼動化されたパスからなる光ノードによって
設定された非共用接続路を経て光ネットワークを通して
のパケット又はタイムスロットの通信が行われる。

【００４９】出力ライン回路４０（図１２）は、光ファ
イバアレー２４の光ファイバの１本から光データと制御
情報とを受信し、情報を、０／Ｅ変換機４１を介して対
応する電気信号に変換し、その電気信号を排他的ＯＲゲ
ート４３の１つの入力端末に伝送する。もし受信したデ
ータの第１ビットが、これに続くデータストリームがこ
の光ネットワークを通しての伝送が原因で反転している
ことを示す予め定められた値である場合は、フリップフ
ロップ回路４２がセットされる。

【００５０】もしフリップフロップ回路４２がセットさ
れた場合には、排他的ＯＲゲート４３が、０／Ｅ変換機
４１から受信した電気信号を反転させる。排他的ＯＲゲ
ート４３から伝送された電気信号は、２個のバッファ４
４のうちの１つに選択的に伝送されそこで記憶される。
２個のバッファを用いるのは、周知のように、第２のバ
ッファか４４ら別の情報を読み取り中でも第１のバッフ
ァ４４に情報を記憶させられるようにするためである。

【００５１】バッファ４４の読み取り／書き込み制御
は、クロック回路（図示しない）で行われ、バッファ４
４に記憶されている情報から制御情報を削除するために
使用される。２個のバッファ４４の内容はその結果とし
て制御情報でなくデータを表すものとなり、各々交替に
マルチプレクサ４５を経て伝送され、Ｅ／Ｏ変換器を介
して光信号に変換され、光出力信号として、光ファイバ
アレー２２の光ファイバのうちの１本上を伝送される。

【００５２】以下、本発明に基づいて光システム１０を
実現する際に必要な種々の原則を、特に図４１の埋め込
み制御ネットワークに関連して説明する。埋め込み制御
に基づくシステムにおいては、スイッチングノード内の
複雑さを増すことなく空間光変調器の使用を避けること
ができる。

【００５３】これは、電子集中制御装置内でパス選択処
理を行い、パス選択の結果をネットワークの入力部にお
いて伝送データに予め添付し、伝送データを搬送するの
と同じリンク上でネットワーク内に注入することによっ
て得られる。パス選択処理結果を記憶するために、光Ｅ
ＧＳ（延長形一般化シャッフル）ネットワークの各スイ
ッチングノード内に単独のＳ−Ｒラッチを設ける。

【００５４】〔ＥＧＳネットワークの背景〕埋め込み制
御に基づく光ＥＧＳネットワークのハードウエア要件に
ついて述べる前に、一般的なＥＧＳネットワークについ
て簡単に説明する。ＥＧＳネットワークは、上記引例の
クルーナン米国出願に定義されているマルチステージ相
互接続ネットワークのうちの広い分類クラスの１つであ
る。

【００５５】ここでは考慮対象を、ファンアウト部、ス
イッチング部、及びファンイン部からなりＮ個の入力部
とＮ個の出力部とを有するＥＧＳネットワークに限定す
る（図２４）。そして更に考慮対象を、スイッチングノ
ードが入力部２個、出力部２個を有するようなネットワ
ークに限定する。すなわち、スイッチング部の各ノード
ステージは、ＮＦ／２、２ー入力、２ー出力形スイッチ
ングノードを有することとなる。

【００５６】（注：２ー入力、２ー出力形スイッチング
ノードの機能性についてはまだ指定しない。機能性は、
後に定義するノード（２，１，１）から上記引例のクル
ーナン米国出願に定義されている２ーモジュール形まで
の変化幅が有り得る。）

【００５７】ネットワークの入力端部にあるファンアウ
ト部はＮ個の入力部の各々をスイッチング部への入力部
にあるＦ個のリンクに展開（ファンアウト）する。その
結果、スイッチング部に入るリンク及びそこから出るリ
ンクは、ＮＦ個のリンクとなる。ネットワークの中央部
にあるスイッチング部は、Ｓ個のノードステージを有
し、各ノードステージは、完全シャッフルとトポロジー
的に等価な相互接続によって前のステージと後のステー
ジとに相互接続されている。

【００５８】ファンイン部はネットワークの出力端部に
あり、スイッチング部を離れようとするＦ個のリンクを
束ねてグループ分けし、Ｎ個の出力部の１つづつにつぼ
め込む。

【００５９】ここで、光ＥＧＳネットワークの実現には
３次元クロスオーバ相互接続を用いるものと仮定する。
図２５及び図２６は、Ｎ＝４、Ｆ＝２、及びＳ＝４とし
たＥＧＳネットワークについての２つの異なる２次元実
現例を示す。図２５のネットワークはクロスオーバ相互
接続を用い、図２６のネットワークはシャッフル相互接
続を用いている。

【００６０】これら図２５及び図２６は、クロスオーバ
ネットワークの２次元実現例におけるノードの番号ラベ
ルを付け替えて、オメガネットワーク（シャッフル相互
接続を用いる）の２次元実現例にみられるのと同じ接続
性を得る方法を示している。尚、シャッフル相互接続
は、リンクステージごとに物理的に同一であるが、クロ
スオーバ相互接続では、リンクステージごとに交差接続
状態が異なる。

【００６１】図２７及び図２８は、クロスオーバネット
ワークの２次元実現例のノードを折り返し技術を用いて
配列替えして、クロスオーバネットワークの３次元実現
例を得る方法を示す。２次元実現例の折り返し線を通過
する交差接続は全て、３次元実現例においては垂直接続
となるが、一方、他の接続は全て水平のままである。Ｅ
ＧＳネットワークの光学的実現例に用いられる光論理デ
バイスの２次元アレーには、３次元実現例の方が適して
いる。

【００６２】ＥＧＳネットワークの種々のステージの設
計方法の一例をを図２９に示す。ここでは、ファンアウ
ト部、ファンイン部、及びスイッチング部の内部の接合
部に２ー入力、２ー出力形スイッチングノードが用いら
れている。もし図２９で用いられている入力部位置と出
力部位置との間に適切な間隔を設けた場合には、クロス
オーバ相互接続をファンアウト部及びファンイン部にも
使用することが可能である。

【００６３】ネットワークがこのように構築された場合
には、ファンアウト部の各ステージから２の値のファン
アウトが得られ、又、ファンイン部の各ステージから２
の値のファンインが得られるので、ファンアウト部内部
にＦの値のファンアウトを得るには、ｌｏｇ₂Ｆの数の
ステージが必要となる。ファンイン部についても同様で
ある。

【００６４】したがって、スイッチング部にＳ個のステ
ージを有しファンアウト及びファンインの値がＦに等し
いネットワークにおいて必要とされるノードステージの
総数（Ｔ）は、Ｓ＋２ｌｏｇ₂Ｆで与えられる。図２９
の特定ネットワークにおいては、パラメータはＮ＝４、
Ｆ＝４、及びＳ＝２で、ノードステージの総数は６であ
る。

【００６５】もし図２９のブロックが実際にノード
（２，１，１）として実現された場合は、図２９のブロ
ックは、図３０に示すように、ブール論理回路（２個の
ＡＮＤ（論理積）ゲート及び１個のＯＲ（論理和）ゲー
ト）によって置き換えが可能である。ハードウエアのコ
ストが論理ゲートのステージ数で記述されるとすると、
図３０の設計において必要とされる論理ゲートのステー
ジ数Ａは、次の［数１］式で与えられる。

【００６６】［数１］Ａ＝２Ｓ＋４ｌｏｇ₂Ｆ

【００６７】図３０の特定ネットワークにおいては、パ
ラメータはＮ＝４、Ｆ＝４、及びＳ＝２で、論理ゲート
の計算値はＡ＝１２となる。もしファンアウト及びファ
ンイン部を単純なＯＲゲートを用いて実現すれば、ハー
ドウエアのコストを節減できる。しかし、ファンイン部
の第１ステージは、出力部までのパス選択を可能とする
ためにスイッチングノード（２，１，１）としなければ
ならない。

【００６８】更に、もし図３０で用いられている入力部
位置と出力部位置との間に適切な間隔を設けた場合に
は、クロスオーバ相互接続をファンアウト部及びファン
イン部にも使用することが可能である。これらの変更の
全てを図３１に示す。これらの変更によって、論理ゲー
トステージ数（Ａ）は、次の［数２］式で示される値に
削減される。

【００６９】［数２］Ａ＝２Ｓ＋２ｌｏｇ₂Ｆ＋１

【００７０】図２９の特定ネットワークにおいて、論理
ゲートの計算値はＡ＝９となる。

【００７１】もしノード（２，１，１）の代わりに２ー
モジュールが用いられる場合には、図２９の各ステージ
に必要とされるのはは論理ゲート１アレーだけであり、
したがって必要論理ゲートの総数は、次の［数３］式で
与えられる。

【００７２】［数３］Ａ＝Ｓ＋２ｌｏｇ₂Ｆ

【００７３】図２９の特定ネットワーク（２ーモジュー
ルに基づく）において、論理ゲートステージの計算値は
Ａ＝６となる。

【００７４】したがって、２ーモジュールに基づくネッ
トワークにおいては、ノード（２，１，１）に基づく類
似のネットワークよりも論理ゲートアレー数が少なくて
よいことは明かである。しかし、２ーモジュールに基づ
くネットワークにおいては、Ｆ及びＳの値を修正しなけ
れば閉塞（ブロッキング）の確率がより高くなる。

【００７５】例えば、Ｎ＝２５６で閉塞の確率が１０^-8
より小さいＥＧＳネットワークを得るには、ノード
（２，１，１）で実現した場合には、Ｆ＝８、Ｓ＝１０
を要するが、２ーモジュールの場合には、Ｆ＝１６、Ｓ
＝９を必要とする。

【００７６】Ｓ−ＳＥＥＤデバイスアレーの場合でいえ
ば、ノード（２，１，１）に基づくネットワークでは、
２７個の６４×３２・Ｓ−ＳＥＥＤデバイスアレーを要
し、２ーモジュールのネットワークでは、１７個の６４
×３２・Ｓ−ＳＥＥＤデバイスアレーを要する。

【００７７】結果として、特定の閉塞の確率に対して、
ノード（２，１，１）による実現の代わりに２ーモジュ
ールによって実現させると、ハードウエアコストは一般
的に減少する。

【００７８】ＥＧＳネットワークに制御装置を埋め込ん
だ本発明の実施例（図１の光システム１０）は、ノード
（２，１，１）を用いて実現されている。２ーモジュー
ルを用いた場合にハードウエアの要件事項が減少すると
いう事実が一方にあるにも関わらず、埋め込み制御を用
いた場合には、その運用上の利点によって、ノード
（２，１，１）を用いることによって場合によっては生
じるハードウエアのコスト増加を補うことができる。

【００７９】更に、空間光変調器を用いるとシステムの
光学関係が複雑化する傾向があるので、代わりに埋め込
み制御を用いることによってシステム全体の複雑さがが
簡素化される。

【００８０】ＥＧＳクラスのネットワークは、閉塞性ネ
ットワーク及び非閉塞性ネットワークの両方を有する。
スイッチング部にＳ個のスイッチングノード（２，１，
１）を有し、値Ｆのファンアウト部及びファンイン部を
有する、Ｎー入力、Ｎ−出力のＥＧＳネットワーク（Ｎ
＝２^k、ｋは正の整数）において、点と点との接続に対
しては、次の［数４］式が満足されるならば、ネットワ
ークは厳密に、非閉塞性である。

【００８１】

【数４】

【００８２】上記の［数４］式の不等式は、次の［数
５］式に示すより一般的な式から得られる。

【００８３】

【数５】

【００８４】更に、ここにおいて、［数６］Ｐ（Ｓ）＝０（Ｓが偶数の場合）又は、１（Ｓが奇数の場合）である。

【００８５】ステージＳの数は、０と無限大との間のど
の数でもよいが、Ｓを２ｌｏｇ₂Ｎー２」以上に増加さ
せてもネットワークを厳密に非閉塞性にするのに必要な
最小ファンアウト数にはあまり効果がない。例えば、も
し入力部（又は出力部）の数が、Ｎ＝２５６に固定の場
合は、Ｓが０と２ｌｏｇ₂Ｎー２＝１４との間で変化す
るときには必要なＦの最小値を求める不等式を解くこと
ができる。次の［表１］「Ｎ＝２５６の非閉塞性ＥＧＳ
ネットワークに対するハードウエア要件」の最初の２つ
の縦列は、［数４］式から得られる、ｋ＝８（Ｎ＝２５
６）及び０≦Ｓ≦２ｋ−２に対するＦの必要最小値を示
す。

【００８６】

【表１】

【００８７】必要なファンアウト数Ｆとスイッチング部
ステージ数Ｓとの関係を表す曲線を図３２に示す。この
曲線は、Ｓの増加数が適切である限り、たとえＦが減少
しても、非閉塞性ＥＧＳネットワークは非閉塞性であり
続けることを示している。又、Ｆの増加数が適切である
限り、たとえＳが減少しても、非閉塞性ＥＧＳネットワ
ークは非閉塞性であり続ける。

【００８８】結果として、Ｆを大きくＳを小さくすれ
ば、非閉塞性ＥＧＳネットワークを構築することができ
る（図３３）。又、小さいＦと大きいＳとでも可能であ
る（図３４）。このように、システム設計者は、その特
定要件にマッチするように非閉塞性ＥＧＳネットワーク
の長さと幅とをカスタマイズさせることができる。

【００８９】図３２の太い実曲線は、非閉塞性領域と閉
塞性領域との境界線を示す。

【００９０】〔スイッチングシステムの光学的実現に対
するハードウエア要件〕ここで述べる光ＥＧＳシステム
設計の中でＳ−ＳＥＥＤデバイス（対称形自己電気光学
効果デバイス）を用いるものと仮定する。この設計は、
３つのサブシステム、すなわち、伝送／スイッチ・イン
タフェース、制御プロセッサ、及びスイッチング構造部
からなる。ここで、Ｓ−ＳＥＥＤデバイスの使用対象を
スイッチング構造部に限定する。この部分においては、
Ｓ−ＳＥＥＤデバイスの、電子方式に対抗しての利点を
活用しやすい。制御プロセッサ及び伝送／スイッチ・イ
ンタフェース機能については、電子方式とする。

【００９１】すなわち、本スイッチにおいて、電子技術
を用いるのが最適な部分には電子技術を用い、光学方式
を用いるのが最適な部分には光学方式を用いるというこ
とである。特に、光学方式にはステージ間での大量の接
続が可能であるという利点がある。したがって、ＮＦ信
号を形成するためにＮ入力信号が展開（ファンアウト）
された後に光学方式が使用される。その結果、光学方式
は、ＥＧＳネットワークにおいてステージ間に多数の接
続が必要な、スイッチング構造部にだけ用いられる。

【００９２】図３５において、入力データは光ファイバ
伝送リンク上に到着し、入側の電子式伝送／スイッチイ
ンタフェースに入る。そこでデータは、Ｏ／Ｅ（光／電
気）変換される。説明を簡単にわかりやすくするため図
中では、Ｍ個の光ファイバ伝送リンクは各々、個別の電
子回路基板上で終結する。伝送／スイッチインタフェー
ス機能は全て、電子回路基板上で電子方式によって得ら
れる。データはそれから再び光信号に変換される。

【００９３】光信号は、伝送／スイッチインタフェース
を出て、１本の光ファイバ上を光ＥＧＳ構造部に向か
う。この光ファイバはマトリックス状の光ファイババン
ドルに束ねられる。光ファイババンドルの出力は、レン
ズシステムを経てＥＧＳ構造部内の最初のＳ−ＳＥＥＤ
デバイスアレー上にイメージ化される。

【００９４】Ｓ−ＳＥＥＤデバイスアレーは各々、上記
引例のクルーナン米国出願に述べられているような光ハ
ードウエアモジュールに連携している。一般的に、光Ｅ
ＧＳ構造部がＥＧＳネットワーク全体の接続を行うに
は、複数のＳ−ＳＥＥＤデバイスアレーと、光ハードウ
エアモジュールのうちの対応するハードウエアとが必要
である。

【００９５】光信号が複数のＳ−ＳＥＥＤデバイスアレ
ーと光ハードウエアモジュールと経て送られた後、最後
のＳ−ＳＥＥＤデバイスアレーの出力イメージとして再
びマトリックス状光ファイババンドル内に収容される。
光ファイババンドルは複数の別個の光ファイバに分割さ
れ、各光ファイバは電子回路基板までの単一データチャ
ンネルを形成し、光信号はここを流れて電子回路基板上
で再びＯ／Ｅ変換される。

【００９６】電子データ信号は今、出伝送／スイッチイ
ンタフェース内にあり、ここで、必要な信号調整（例え
ば、より高いビットレートへの多重化）が行われる。調
整された電子信号は、最終Ｏ／Ｅ変換器によって光信号
に変換され、この光信号は、出力光ファイバ伝送リンク
に送り出される。

【００９７】ＥＧＳ構造部内の伝送パスの制御は、電子
プロセッサによって行われる。電子プロセッサは、帯域
外の信号源（例えば、ＣＣＳ信号リンク）から、又は着
信データストリームに含まれている帯域内信号源から
（伝送／スイッチインタフェースによって抽出される）
の信号伝送情報を受信する。コールをセットアップする
間、電子プロセッサは、入（着信）コールに使用すべき
パスを定め、空間光変調器に電子制御信号を送ってその
パスを設定する。

【００９８】空間光変調器は、加えられた電子制御信号
によって透明にも不透明にもなるウインドウのアレーを
有する。スイッチ内の或る特定のステージにおいて、光
ハードウエアモジュール内のレーザダイオードの１つか
らの光がこれらのウインドウを通過してＳ−ＳＥＥＤデ
バイスアレー上に結像する。この変調された光は、デー
タを光ＥＧＳ構造部内でどのような経路に沿って流すか
を定める制御信号となる。

【００９９】ここで、図３６に示すように、１つの光ノ
ード（２，１，１）を、２つのＡＮＤゲート及び１つの
ＯＲゲート、として作動するＳ−ＳＥＥＤデバイスを用
いて実現する。この図３６に示す光ノード（２，１，
１）の実現には、１対のＳ−ＳＥＥＤデバイスアレーが
必要で、これらのアレーは各々、２つの論理ゲートを備
える必要がある。２つのＳ−ＳＥＥＤデバイスアレーと
これらを相互接続する光装置との組合せを１つのノード
ステージと呼ぶこととする。

【０１００】もしノード（２，１，１）が水平方向を向
いている場合は、ノード（２，１，１）は、各Ｓ−ＳＥ
ＥＤデバイスアレーの横列に沿って２個のデバイスを使
い、各Ｓ−ＳＥＥＤデバイスアレーの縦列に沿って１個
のデバイスを使う。

【０１０１】したがって、「Ｃ_{テ゛ハ゛イス}」個の縦列のデバ
イスと「Ｒ_{テ゛ハ゛イス}」個の横列のデバイスとを有するＳ−
ＳＥＥＤデバイスアレーを１対使用すれば、「Ｃ_ノート゛」
個の縦列のノードと「Ｒ_ノート゛」個の横列のノードとを有
するノード（２，１，１）の１アレーを構築できる。

【０１０２】ここに、Ｃ_ノート゛＝Ｃ_{テ゛ハ゛イス}／２＝Ｒ_{テ゛ハ゛イス}、Ｒ_ノート゛＝Ｒ_{テ゛ハ゛イス}、である。Ｃ_{テ゛ハ゛イス}及びＲ_{テ゛ハ゛イス}はいずれも２の累乗なの
で、Ｃ_ノート゛もＲ_ノート゛も２の累乗である。２つの連続する
ノードステージの間の相互接続を一括して１つのリンク
ステージと呼ぶこととする。

【０１０３】ＥＧＳネットワークにおいて、リンクステ
ージ内の相互接続は、トポロジー的に完全シャッフルと
等価である。そして、前に述べたように、クロスオーバ
相互接続はこの要件を満足させる。クロスオーバネット
ワークにおいて、特定のステージ内のノードの数は、２
の累乗に等しい。

【０１０４】更に、クロスオーバネットワークを３次元
で実現するには、どの縦列に沿ったノードの総数も、ど
の縦列に沿ったノードの総数も、２の累乗でなければな
らない。Ｓ−ＳＥＥＤデバイスは現在、Ｒ_{テ゛ハ゛イス}個の横
列とＣ_{テ゛ハ゛イス}個の縦列とを有する矩形アレーの形に実現
されている。

【０１０５】ＥＧＳネットワークにおいて（閉塞性又は
非閉塞性）ファンアウトのＦ値は、正の整数ならどれで
もよく、非閉塞性のＥＧＳネットワークでは、ファンア
ウトのＦ値は、［数４］の不等式を満足する正の整数な
らよい。しかし、クロスオーバネットワーク及びＳ−Ｓ
ＥＥＤデバイスに基づく光ＥＧＳネットワークにおいて
は、ファンアウトのＦ値に更に制約がかかる。これらの
制約は、光クロスオーバ相互接続によって得られる形式
の接続から直接由来するものである。

【０１０６】更に、各Ｓ−ＳＥＥＤデバイスアレーは、
ＦＮ個のＳ−ＳＥＥＤデバイスを必要とする。（但し、
デバイスの半数は、ＯＲゲートを操作するＳ−ＳＥＥＤ
デバイスアレー内の間隔設定のためだけに使われる。）
このことから、ノード（２，１，１）は矩形のアレーに
配列される必要がある。

【０１０７】ここで、この矩形のノードアレーが、横列
に２ⁱ個のノードを、そして縦列に２^j個のノードを有
すると仮定すると（ｉとｊとは負ではない整数）、アレ
ー内のノードの総数は２ⁱ×２^j＝２^i+j個となる。そし
て、ＥＧＳネットワークのスイッチング部の各ノードは
それに対して２個の入力部を有するので、ＥＧＳネット
ワークのスイッチング部のノードステージに入るリンク
の総数は、２×２^i+j個となる。ＥＧＳネットワークの
ファンアウト部への入力リンク数をＮ＝２^mと仮定する
と、ネットワークのファンアウトのＦ値は、次の［数
７］、［数８］及び［数９］の各式の順に式を書き換え
ることによって計算できる。

【０１０８】［数７］Ｆ＝（スイッチング部のステージにおけるリンクの
数）÷（ファンアウト部の入力部におけるリンクの数）

【０１０９】［数８］Ｆ＝（２×２^i+j）÷ ２^m

【０１１０】［数９］Ｆ＝２^i+j+1-m

【０１１１】ファンアウトのＦ値は１より大きいか等し
い整数でなければならないので、次の［数１０］式も満
足する必要がある。［数１０］ｉ＋ｊ＋１ ≧ ｍこの条件が満足されると、Ｆの値は２の累乗であること
が保証される。非閉塞性の光ＥＧＳネットワークに対す
るファンアウトの値Ｆ’は、［数１０］式において有効
なｉとｊとに負でない整数を用いて［数４］式と［数
９］式とを満足させるＦ値、のうちの可能最小値でなけ
ればならない。

【０１１２】Ｆ’値が計算が済むと、Ｆ’を次の［数１
１］式（［数２］式から導かれる）中のファンアウト値
として用いて、非閉塞性ネットワークの実現に必要なＳ
−ＳＥＥＤデバイスアレーの数Ａ’を計算できる。

【０１１３】［数１１］Ａ’＝２Ｓ＋２ｌｏｇ₂Ｆ’＋１

【０１１４】［数１１］式は［数２］式に類似である
が、［数１１］式は、ファンアウトのＦ'／２個のステ
ージが電子方式からなり、最後のファンアウト値の２に
ついては光方式によること、そして、ファンインの全て
が光方式によることを仮定している。

【０１１５】Ｆ’の値は又、光ＥＧＳネットワークにお
けるファンアウトを支援するのに必要なＳ−ＳＥＥＤデ
バイスアレーの寸法（Ｄ'）を定めるのにも用いられ
る。まず、スイッチング部の或るステージにおけるリン
クの数はスイッチング部のステージにおけるノードの数
の２倍に等しいので、［数７］式を、Ｆ’に関して以下
のように［数１２］式から［数１４］式まで順次書き換
えることができる。

【０１１６】［数１２］Ｆ’＝（スイッチング部のステージにおけるリンクの
数）÷（ファンアウト部の入力部におけるリンクの数）

【０１１７】［数１３］Ｆ’＝２×（スイッチング部のステージにおけるノー
ドの数）÷（ファンアウト部の入力部におけるリンクの
数）

【０１１８】［数１４］Ｆ’＝２×（スイッチング部のステージにおけるノー
ドの数）÷ Ｎ

【０１１９】したがって、スイッチング部のステージに
おけるノードの数は、［数１５］式で表せる。

【０１２０】［数１５］（スイッチング部のステージにおけるノード
の数）＝（Ｆ'×Ｎ）÷ ２

【０１２１】上に述べたことから、ノードが矩形アレー
の形に配列されることがわかっており、矩形ノードアレ
ーは、横列に２ⁱ個のノード、縦列に２^j個のノードを
有し（ｉ及びｊは負でない整数）、アレーのノードの総
数は、２ⁱ×２^j＝２^i+j であるので、次の［数１６］式
が成立する。

【０１２２】［数１６］２^i+j ＝（Ｆ'×Ｎ）÷ ２

【０１２３】したがって、Ｓ−ＳＥＥＤアレーの寸法
Ｄ’は、次の［数１７］式で与えられる。

【０１２４】［数１７］Ｄ’＝２ⁱ×２^j+1

【０１２５】ここで重要なのは、クロスオーバネットワ
ークとＳ−ＳＥＥＤデバイスとによって実現された光Ｅ
ＧＳネットワークにおいては、Ｄ’の許容値は、離散値
に限定されるということである。最小のＤ’離散値は１
×１・Ｓ−ＳＥＥＤデバイスアレーである。離散値の或
る１つの値が与えられれば、前の値より大きい次の離散
値は、前の離散値の寸法の１つを倍にすることで得られ
る。

【０１２６】［表１］の右側３本の縦列には、Ｎ＝２５
６個の入力部を有する非閉塞性光ＥＧＳネットワークを
得るのに必要なＦ'値、Ａ'値、及びＤ'値が含まれる。
図３７の曲線は、Ｎ＝２５６の光ＥＧＳネットワークに
おいて非閉塞性作動に必要なＳ−ＳＥＥＤデバイスアレ
ーの寸法Ｄ’とＳ−ＳＥＥＤデバイスアレーの数Ａ’と
の関係を示す。この曲線は、光ファンアウト（又は、フ
ァンイン）の全てがＳ−ＳＥＥＤデバイスアレーを通し
て多重分割（又は、結合）によって得られるとの仮定に
基づいている。

【０１２７】図３７の太い実線の右上方又は太い実線上
にある点に対するＤ’及びＡ’値によって構築されるＥ
ＧＳネットワークは全て、非閉塞性で、この太い実線の
左下方にある点に対するＤ’及びＡ’値によって構築さ
れるＥＧＳネットワークは、閉塞性である。

【０１２８】一般に、システム設計者は、ハードウエア
のコストを下げるためにファンアウト及びステージ数の
両方を最小に保とうと努力するものである。しかし、Ｅ
ＧＳネットワークの光学的に実現する際には、ファンア
ウトを最小に保つ方がステージ数を最小に保つよりも重
要である。ファンアウトを最小に保つことでＳ−ＳＥＥ
Ｄデバイスアレーを寸法的に小さくできる。そして、小
さな寸法であるとデバイスアレーの製造が容易になり、
アレーに対するイメージを扱うレンズシステムも簡素化
される。

【０１２９】更に、Ｓ−ＳＥＥＤデバイスアレーが小さ
くなれば、システムの各ステージを駆動するのに必要な
レーザパワーも、より少なくて済む。このことから影響
を受けて、光ＥＧＳネットワークのシステム設計者は、
図３７の下半部の位置条件に該当するハードウエアを備
えたシステムを構築しようとする、すなわち、アレー寸
法Ｄ’を小さくしようとするようになる。

【０１３０】もし非閉塞性の作動を望む場合には、その
ための最良の作動条件は図３７の点Ｐで示される。すな
わち、点Ｐの条件で作動させることによって、可能最小
値（Ｄ’＝６４×６４）のＳ−ＳＥＥＤデバイスアレー
寸法と中位の値（Ａ’＝３６）のデバイスアレー数とを
持った非閉塞性ネットワークが得られる。

【０１３１】〔埋め込み制御に基づくＥＧＳネットワー
クの光学的実現〕埋め込み制御に基づくＥＧＳネットワ
ークを光学的に実現させるに際しては、次のような発展
の過程をたどった。発展進化の基本目標として必要だっ
たのは、ネットワークを時分割多重交換又はパケット交
換の用途に対して時分割多重化空間スイッチとして作動
させることであった。（注：パケット交換の場合には、
パケットが入力部においてバッファ作用を受けることに
なり、又、ネットワークに入る各パケットに対して各パ
ケット時間内にパス選択作業を急速に行う必要が生じ
る。）この発展及びそれから得られた実現結果を以下に
説明する。

【０１３２】〔埋め込み制御の発展〕発展の第１段階と
して、ネットワークに入るパケット（タイムスロット）
を同期させるためのパケット／タイムスロット同期電子
回路が必要であった（図３８）。更に、保護周波数帯間
隔をパケット（タイムスロット）間に追加して、ネット
ワークが再構成された場合に空間光変調器のスイッチン
グが可能なようにした。この発展過程で、時分割多重ス
イッチング（ＴＭＳ）作動の可能なネットワークが得ら
れたが、その作動は空間光変調器のスイッチング速度が
比較的遅いことから制約を受け、保護周波数帯間隔がか
なり長いものになってしまった。

【０１３３】この問題を避けるために、設計発展の第２
段階において、空間光変調器（ＳＬＭ）とＳ−ＳＥＥＤ
デバイスアレーとの間に、スイッチングノード機能が得
られるＳＥＥＤ（自己電気光学効果）デバイスメモリア
レーを追加した（図３９）。この設計によって、空間光
変調器をダブルバッファメモリに効果的に置き換えるこ
とができる。

【０１３４】すなわち、パケット時間Ｎの全時間の間、
パケット時間Ｎ＋１に対する制御情報が空間光変調器に
書き込まれ、パケット時間Ｎの間ネットワークを通して
送られるデータパケットに対するパケット時間Ｎについ
ての制御情報がＳＥＥＤデバイスメモリアレーに保持さ
れる。

【０１３５】その結果、保護周波数帯間隔を非常に短く
できた。それは、空間光変調器アレーからＳＥＥＤデバ
イスメモリアレーにデータを平行移動できるだけの長さ
があればよいからである。しかし、ネットワークの各ス
テージに第２のＳＥＥＤデバイスメモリアレーを加える
と光ハードウエアモジュールの設計が複雑になるので、
設計発展の次の段階においては別の方法を考えた。

【０１３６】発展の次の段階では、空間光変調器（ＳＬ
Ｍ）制御機能を各ステージ内に保持しながら、ＳＥＥＤ
デバイスメモリアレーをスイッチングノードの論理回路
機能を有するＳＥＥＤデバイスアレー内に合体させた
（図４０）。この設計における作動は、図３９の設計に
おける作動と同一であるが、追加のＳＥＥＤデバイスメ
モリアレーはもはや必要がない。

【０１３７】初めはこの、メモリとノード論理回路との
置き換えで、より大きい視野にわたってイメージ化を行
うための光回路が必要のように見えるが、実際にはイメ
ージ野を増大させずにメモリをノード論理回路に追加す
る方法があることを次に説明する。図４０の設計は、実
現可能ではあるが、空間光変調器を用いていることと、
制御情報をネットワーク内の各ノードステージに送らな
ければならないことが欠点として存在するので、これら
を除くには、本発明に基づく次の最終段階へ更に発展さ
せる必要がある。

【０１３８】最終段階においては、空間光変調器を完全
に除去し、全ての制御情報を、ネットワークの入力側で
光ファイババンドルを通してネットワーク内に注入する
ようにした（図４１）。その結果、入力側の電子回路
は、データと制御情報とを多重化できる機能が必要とな
る。そして、ネットワークは、データパシングモードと
制御ローディングモードとの２つの機能モードのうちの
いずれかのモードで作動することになる。

【０１３９】データパシングモードの作動中、ネットワ
ークに入るデータは、伝送ラインからのもので、直前の
制御ローディング時間中にネットワークに記憶された制
御情報に基づいてステージからステージへと送られる。
又、制御ローディングモードの作動中、ネットワークに
入るデータは、制御ハードウエアからのもので、予め定
められた固定の経路（パス）に沿ってステージからステ
ージへと送られる。

【０１４０】尚、以下の説明においては、制御情報がス
テージからステージへ送られる経路には、クロスオーバ
相互接続の並行直進パスだけが用いられる例を示す。こ
の構成では空間光変調器の必要がなくなり、制御情報に
ついてはネットワークの入力ステージにおいて電子回路
に伝送するだけでよいが、全ての制御情報ビットをネッ
トワークを通してシリアルにシフトしなければならない
ので、より長い保護周波数帯間隔（制御ローディング時
間）が必要となる。

【０１４１】〔埋め込み制御に基づくスイッチングシス
テムの一般的作動〕図４１のネットワーク作動について
詳細に説明する。パケット又はタイムスロットが、入力
ライン上に到着する。これらのパケット（又はタイムス
ロット）は、ネットワークの構造部への供給に先立ちま
ずビット及びフレームについて同期をとる必要がある。
この同期は、ネットワークの縁端部においてラインカー
ドによって得られる。ラインカードは電子方式で実現さ
れるので、ネットワークを最初に実現する際には、ライ
ンカードに先立ってデータのＯ／Ｅ変換を要する。

【０１４２】同期付与の他に、ラインカードは、もし帯
域内信号伝送方式が用いられている場合には、パケット
又はタイムスロットからの経路情報の抽出も行う。もし
帯域外信号伝送方式が用いられている場合には、経路情
報は制御データ専用の外部ラインから抽出される。経路
情報は、帯域内又は帯域外のいずれの情報源から得られ
た場合も、最終的には電子制御部に送られ、そこで高速
のパス選択作業が行われる。これが行われている一方で
ラインカードがパス計算対象のパケット（又はタイムス
ロット）をバッファリング（緩衝／一時保留）する。

【０１４３】パス選択作業の結果はラインカードに送ら
れ、そこでパス制御情報はパケット（又はタイムスロッ
ト）に添付される。ＣＲＣ（巡回冗長検査）コード又は
パリティ（奇偶検査）ビットをパケット（又はタイムス
ロット）に追加することもできる。制御情報及びＣＲＣ
コードの追加によってパケット（又はタイムスロット）
の全長が増大するので、パケットをネットワーク構造部
内に注入する際に、データレートを少し加速する必要が
ある。

【０１４４】上記のように、ネットワークは、制御ロー
ディングモードとデータパシングモードとの２つの機能
モードのうちのいずれかのモードで作動する。制御ロー
ディングモードの作動時間中、パケットに添付されたパ
ス制御情報が、ネットワークを通して送られる。この時
間は、上に述べた保護周波数帯時間に類似のものであ
る。この時間中、データは、クロスオーバ構造部内の並
行直進パスに沿ってのみ伝送される。

【０１４５】その結果、或る特定のノード用としてメモ
リに記憶される必要のある制御ビットが、そのノードを
通る並行直進パスに沿ってネットワーク内へ送られるこ
とになる。全ての制御ビットがネットワーク内を通って
適切なノードメモリにシリアルにシフトされると、ネッ
トワーク操作は制御ローディングモードからデータパシ
ングモードに切り換えられる。データパシングモードの
時間中、データはネットワーク内を流れ、ノード内のメ
モリに記憶されている制御ビットに基づいて所定の経路
に沿って送られる。

【０１４６】各パケット（又はタイムスロット）のデー
タはそれから適切な出力ポートに送られ、そこで制御情
報とＣＲＣコードがパケット（又はタイムスロット）か
ら抽出される。それからＣＲＣコードが点検され、破損
データの有無が判断される。もし破損データの存在が特
定された場合には、故障探索プロセスによって特定のデ
ータパス内の故障が探索され、将来パケット（又はタイ
ムスロット）のデータが破損しないような対応が行われ
る。

【０１４７】〔埋め込み制御に基づくスイッチングシス
テムにおけるノード〕ノード（２，１，１）の連続する
ノードステージを相互接続するのにクロスオーバ相互接
続を用いることは、既に仮定してある。Ｓ−ＳＥＥＤデ
バイスを用いて実現した単一のノード（２，１，１）を
図３６に示す。出力アレーにおける、使用されていない
ＯＲゲートは、図４１に示す埋め込み制御システム内の
メモリセルに用いられるので特に注目したい。図４２
に、ＮＡＮＤゲート及びＮＯＲゲート（Ｓ−ＳＥＥＤデ
バイスを用いて実現できる）に基づく等価回路を示す。

【０１４８】図４２の回路の実現には、データがデバイ
スからデバイスへ伝搬する際にデータ反転が必要であ
る。Ｓ−ＳＥＥＤデバイスにはデュアルレール・データ
が用いられるので、２本のデータレールを交差させるこ
とでデータ反転が得られる。Ｓ−ＳＥＥＤデバイス間の
各データレールについての実際の接続を図４３に示す。
図４３の接続を構成するのに必要な光ハードウエアを図
４４に示す。このハードウエアは、上記引例のクルーナ
ン米国出願に述べられている光クロスオーバ相互接続ハ
ードウエアである。

【０１４９】図４５からわかるように、クロスオーバハ
ードウエアで得られる接続の数は図４４の場合よりも多
い。実際には、ノード（２，１，１）の第２のステージ
にある使用されていないＯＲゲート（ノードのメモリセ
ルとして作動する）への接続もこのクロスオーバハード
ウエアによって得られる。Ｓ−ＳＥＥＤデバイス間の接
続を図４６に再度示す。又、ＮＡＮＤゲート及びＮＯＲ
ゲートに基づく等価方式を図４７に示す。

【０１５０】もしデータの伝搬中に発生するデータ反転
を論理ゲートと組み合わせると、図４８と等価のＡＮＤ
−ＯＲ回路を実現できる。その結果、使用されていない
ＯＲゲートが２つの入力部のどちらからでもアクセスで
きることは明かなので、これを、ノード（２，１，１）
用の埋め込み制御情報を保持するメモリセルとして使用
できる。

【０１５１】〔埋め込み制御に基づいたスイッチングシ
ステムにおけるリンクステージ接続〕上に概説した埋め
込み制御の概念が実現できることを保証するには、メモ
リセルへの単なるアクセスだけでは不十分であって、制
御ローディングモード中に制御ビットが適切な経路で伝
送されることと、データパシングモード中にデータビッ
トが適切に流れることを示す必要がある。まず、リンク
ステージクロスオーバ相互接続によって得られる、世界
全体にわたる通信接続を調査した。

【０１５２】例えば、或るノードステージの４つのノー
ド（２，１，１）とその次のノードステージの４つのノ
ード（２，１，１）との間のクロスオーバ相互接続を図
４９に示す。各ノード（２，１，１）の右上隅のＮＯＲ
ゲートが制御メモリを保持するものと仮定し、制御Ａ、
制御Ｂ、制御Ｃ，及び制御Ｄと名付ける。一般に、制御
ｘは、ｘの符号の付いたノード（２，１，１）出力が次
のノードステージにおいてたどる経路を定める制御ビッ
トを意味する。例えば、制御Ａは、最下部のノード
（２，１，１）からのＡビットが次のステージでたどる
経路を制御する。

【０１５３】Ａビットを次のノードステージまで追跡し
てみると、Ａビットが、最上部のノード（２，１，１）
の上側入力部と、最下部のノード（２，１，１）の下側
入力部とに送られることがわかる。又、制御Ａビットを
次のノードステージまで追跡してみると、制御Ａビット
も、最上部のノード（２，１，１）の上側入力部と、最
下部のノード（２，１，１）の下側入力部とに送られる
ことがわかる。すなわち、制御ＡとＡとは次のノードス
テージにおいて同じ入力部に導かれる。

【０１５４】尚、制御Ａビットはクロスパスで反転する
が、並行直進パスでは反転しない。制御Ａを論理値１と
すると、この制御ビットは論理値１として最上部ノード
に（反転せずに）到達するが、最下部ノードには論理値
０として到達する。すなわち、Ａビットは、最上部のノ
ードを経由するが、最下部のノードは経由しない。

【０１５５】もし制御Ａを論理値０とすると、この制御
ビットは論理値０として最上部ノードに（反転せずに）
到達するが、最下部ノードには論理値１として到達す
る。すなわち、Ａビットは、最下部のノードを経由する
が、最上部のノードは経由しない。その結果、望む出力
部へのデータの、所定経路による伝送は、メモリセルに
適切な制御ビットをローディングすることによって行わ
れる。

【０１５６】一般に、埋め込み制御ビットが効果的にデ
ータを経路によって伝送するには、２つの要件が満たさ
れなければならない。その１つは、ノードステージ
「ｉ」にある或る特定の制御ビットが、ノードステージ
「ｉ＋１」において、その制御対象のデータと同じ２つ
のノード入力部に到達する必要があること、そして他の
１つは、或るパスを伝搬する制御ビットは反転しなけれ
ばならず、一方他のパスを伝搬する制御ビットは反転し
てはならないということである。

【０１５７】上記の記述は、２次元のクロスオーバネッ
トワークにのみ該当する。光システム１０（図１）は３
次元クロスオーバネットワークを用いて実現されている
ので、上記の２つの要件は、３次元ネットワーク内に存
在する水平及び垂直クロスオーバ接続の両方について満
たされる必要がある。

【０１５８】ここで、Ｓ−ＳＥＥＤデバイスがＳ−ＳＥ
ＥＤアレー内で水平を向いている、すなわち、各Ｓ−Ｓ
ＥＥＤデバイス内の２つのホトダイオードがを接続する
線が水平である（図３）、と仮定する。（但しこの仮定
は例示のためで、本発明の範囲を制約するものではな
い。）この仮定に基づけば、水平クロスオーバ接続は、
リンクステージの横列の全てにわたって平行になるよう
に実現されている（図５０）ことを除いては、図４９の
接続と同一である。

【０１５９】図５０に示すように、水平交差接続（制御
ビットを反転させる）を構成するためにプリズム状ミラ
ーのアレー（配列）を設け、一方、並行直進接続（制御
ビットを反転させない）を得るために１つの平面ミラー
を用いている。その結果、上記２つの要件は、水平クロ
スオーバ接続について満足される。垂直クロスオーバ接
続については、上記２つの要件が確実に満足されるよう
にするために僅かな変更が必要となる。

【０１６０】図５１に示すように、垂直交差接続（制御
ビットを反転させない）を構成するためにプリズム状の
ミラーが用いられている。しかし、並行直進接続（制御
ビットを反転させる）を得るために細粒状度プリズム状
ミラーのアレーも使われている。その結果、並行直進接
続は、厳密にいえば、並行直進接続ではなく、シフト接
続である。しかし、この接続は、その端を発しているノ
ードとそのノードの直前のノードとを直接接続してい
る。ノードの接続性の観点からすれば、平行直進であ
る。図５１の接続を分析した結果、その結果としての垂
直クロスオーバ接続については、上記の２つの要件を満
足させている。

【０１６１】〔埋め込み制御に基づくスイッチングシス
テムにおける制御ビットのローディング及び記憶〕制御
ローディングモード中の、埋め込み制御に基づく光ＥＧ
Ｓネットワークの動きは、データパシングモード中の動
きと異なる。実際、制御ビットのローディングの結果と
してシステムに課される要件が、システムハードウエア
全体の要件とシステムの作動特性とに大きなインパクト
を与える。例えば、個別の制御ビットがネットワーク内
の横列及び縦列の各々に送られる必要があるので、ＥＧ
Ｓファンアウトは全て、最初のクロスオーバ相互接続で
生じる最終の２進分割を除いては、電子方式で得られ
る。

【０１６２】その結果、制御ローディングについての必
要要件は、ファンアウトに対して、Ｆ（電子）＝Ｆ／
２、又、Ｆ（光）＝２である。（注：Ｆ（電子）は電子
ラインカードで得られ、Ｆ（光）は、光ＥＧＳネットワ
ーク内で得られる。この要件のため、ネットワークの入
力部において比較的大きな光ファイババンドルが必要と
なる。更に、図５２に示すように、光ファイババンドル
内の各光ファイバに対するドライバ回路は、制御ビット
とデータビットとを組み合わせるためにマルチプレクサ
が必要である。

【０１６３】図５２における入力部は、シングルレール
の入力部と仮定する。Ｓ−ＳＥＥＤデバイスの第１ステ
ージには、プリセット信号を供給する必要がある。
（注：プリセットはデータ入力とのどうきにひつようで
ある。）もし第１ステージにおいてプリセット信号が望
ましくないなら、デュアルレール入力を光ファイババン
ドルを通して流してもよいが、バンドル内の光ファイバ
の数は２倍になる。

【０１６４】ファンアウト部の大部分は電子方式なの
で、ファンイン部を電子方式に切り換えることを考慮し
てもよい（これによって、Ｓ−ＳＥＥＤデバイスアレー
の必要数が減少する。）。この切換は可能であるが、ラ
インカードに絞り込まれる（ファンイン）ラインが全て
アクティブデータを流しているので、ファンインが行わ
れる出力ラインカードに経路情報を送る必要がある。そ
の結果、ラインカードが事実上、スイッチング構造部の
一部となるので、ラインカードを実現する際の構成が更
に複雑となる。

【０１６５】１つのタイムスロット時間内にデータビッ
トと制御ビットとの両方をネットワーク内に通さなけれ
ばならないので、システム内のパルスクロックレーザの
全体のクロックレートを少し増加させて制御ローディン
グを可能にする必要がある。一例として、ネットワーク
内の単一ビットの時間がＴ_ヒ゛ットで与えられると仮定す
る。ネットワークがＹ個のＳ−ＳＥＥＤデバイスアレー
を有する場合、制御ローディング時間中ネットワークを
通してＹ個の制御ビットを時間計測する必要がある。制
御ビットをロードするに要する時間量は、ＹＴ_ヒ゛ットで与
えられる。もし１つのタイムスロット（パケット）にＰ
個のデータビットが含まれるとすると、データビットの
伝送に要する時間量は、ＰＴ_ヒ゛ットで与えられる。そし
て、ネットワーク全体のクロック増速は、次の［数１
８］式で得られる。

【０１６６】［数１８］増速＝（Ｙ＋Ｐ）÷ Ｐ

【０１６７】すなわち、埋め込み制御を効率的に行うに
は、Ｐ＞＞Ｙ、を要する。

【０１６８】制御ローディングモード中、制御ビット
は、ネットワークの入力縁端部から出力縁端部まで並行
直進パスに沿って伝送する必要がある。この機能を得る
ため、制御ビットを有する横列中のデバイスを駆動する
クロックレーザのみが使用可能化され、他のクロックレ
ーザは全て使用不能化される。これを、図５３に示す。
図中、クロスハッチングしてないデバイスはクロック信
号を受信し、クロスハッチングしたデバイスは受信しな
い。

【０１６９】すなわち、偶数番号の横列と連携するクロ
ックのみが使用可能化され、奇数番号の横列と連携する
クロックは使用不能化される。図５３を解析すると、入
力された制御ビットが、シフトレジスタふうに、デバイ
スからデバイスへ、ＥＧＳネットワーク内の並行直進パ
スに沿ってのみ伝送されることがわかる。更に、制御ビ
ットは、ノード（２，１，１）内の並行直進パスに沿っ
てのみ伝送される。

【０１７０】奇数番号の横列内のクロックを使用不能化
しながら偶数番号の横列内のクロックを使用可能化する
操作を行うにはいくつかの方法がある。それらのうちの
或る方法では、１つのレーザダイオードが偶数番号の横
列全てを駆動し、別の１つのレーザダイオードが奇数番
号の横列全てを駆動する。Ｓ−ＳＥＥＤデバイスは論理
ゲートとして作動し、又、プリセットに別のレーザダイ
オードを必要とするので、本例のシステムにおけるＳ−
ＳＥＥＤデバイスアレーは各々、駆動用に３個のレーザ
ダイオードを要する。

【０１７１】ネットワークに制御ビットをローディング
する別の方法においては、電子ネットワーク集中制御装
置が各ラインカードに適切な制御ビットを送ってその制
御ビットを光ファイババンドル内へ駆動させるようにす
る必要がある。これは、集中制御装置内のハードウエア
によって設定されたネットワークパスの全てに対して、
固定の、予め定められた制御ビットの交換を必要とす
る。

【０１７２】〔埋め込み制御に基づくスイッチングシス
テムでのデータビットの経路設定〕ＥＧＳネットワーク
がデータパシングモードにある場合、クロックレーザの
変調も修正される。図５４の単一ノード（２，１，１）
の説明図において、データパシングモード時間中、この
ノード内の論理ゲートのうちの３つが１つのパルスクロ
ックレーザによって駆動され、残りの１つの論理ゲート
は、データパシングモード時間中、連続波（ＣＷ）レー
ザによって駆動される必要がある。

【０１７３】この理由から、図４６の論理回路は、もし
図中右上のＯＲゲートの後に（図５５に示すように）制
御ビット記憶素子としてフリップフロップを挿入すれ
ば、埋め込み制御付き光ノード（２，１，１）をより正
確に表すことになる。もし制御ビットメモリに対するＣ
Ｗレーザのパワーが到着するデータ信号のパワーよりも
はるかに大きい場合は、データ信号はＣＷレーザによっ
て効果的に「洗い流され」て、メモリ内に記憶された制
御ビットがデータ信号によって修正されることはない。

【０１７４】偶数横列と奇数横列とにそれぞれ別個のレ
ーザダイオードを用いることで、制御ビットメモリに対
するクロックを連続的に使用可能化し且つ他のクロック
レーザをパルス状の動きにすることができるようにな
る。

【０１７５】埋め込み制御に基づくＥＧＳネットワーク
を通して送られる２進データは、クロスオーバの枝線の
いくつかでは反転し、他の枝線では反転しない。ネット
ワーク内でデータがとるパス次第で、出力ポート到達時
のデータの形状が元の形状であったりなかったり、すな
わち、反転されなかったりされたりする。パス選択を行
う電子集中ネットワーク制御装置によってデータの最終
的な状態（反転しているかいないか）が計算されるが、
この情報を出力ラインカードに送ってデータの反転状態
を修正しなければならない（もし必要なら）。

【０１７６】これには、ネットワークの同期的性質と、
全てのタイムスロット（パケット）はネットワークを通
して伝搬する際にフレーム同期信号なければならないこ
ととを利用する方法がある。すなわち、もしネットワー
クの入力ラインカードにおいて単一のビットが各タイム
スロット（パケット）に添付された場合、そしてそのビ
ットが最初に論理値０である場合、出力ラインカード
は、そのビットが出力部に到達した際にラッチをかけて
保留する。

【０１７７】もしラッチをかけられたビットが論理値０
なら、そのデータはネットワーク内を反転無しに伝搬し
たのであり、補正は不要である。しかし、もしラッチを
かけられたビットが論理値１なら、そのデータはネット
ワーク内を伝搬中に反転したことを意味するので、っそ
のタイムスロット（パケット）全体を反転する必要があ
る。各出力ラインカード内での出力データの反転状態の
補正には、図５６の回路が用いられる。

【０１７８】埋め込み制御の使用は、データの経路設定
に重要な意味を持っている。ノード（２，１，１）を出
たデータについては、並行直進接続と交差接続とのいず
れか一方を経て送ることができるようになっており（両
方は不可）、埋め込み制御ＥＧＳスイッチング構造部内
で、１つの入力ポートから多数の出力ポートへの多重流
し込みはできない。

【０１７９】これは望ましくない状態であり、問題を部
分的に解決する方法として、入力ラインカード内の電子
式ファンアウトが、各入力のＦ（電子）個までのコピー
を光ＥＧＳ構造部内に注入するために使用できることを
利用するものがある。Ｆ（電子）の値は一般にＦ（合
計）の１／２に等しいので、上記方法によって、Ｆ（合
計）の１／２の個数の出力部に対して多重流し込みが可
能である。

【０１８０】〔参考定義〕次に示すマルチステージ接続
に関する定義は、上記引例のクルーナン米国出願に述べ
られているものであるが、本発明の理解に便利なのでこ
こに参考として説明する。図５７に示すマルチステージ
相互接続ネットワーク（ＭＩＮ）１０１０は、以下の５
つの条件で定義される。

【０１８１】（１）ＭＩＮは任意の数であるＳ個のノー
ドステージを有する。（２）ステージｉにはｒ_i個のノードがあり、各ノード
は、ｎ_i個の入力部とｍ_i個の出力部とを有する。（３）異なるステージのノードは、異なる値のｎ_iとｍ_i
とを有する。（４）ｉが１≦ｉ≦ Ｓ−１、の場合、ステージｉにお
けるノードの出力部は、ステージｉ＋１におけるノード
の入力部にリンクを経て接続されている。（５）ｉが１≦ｉ≦ Ｓ−１、の場合、ｒ_iｍ_i＝ｒ_i+1
ｎ_i+1、である。

【０１８２】延長形一般化シャッフル（ＥＧＳ）ネット
ワーク１０１２を図５８に示す。ＥＧＳネットワーク
は、特定のリンク相互接続パターンを有するＭＩＮであ
る。どのステージｉにおいても、ノードは０からｒ_i-1
まで、又、特定のノードにおける出力部は、０からｍ_i
-1までの連続番号が付けられている。更に、ステージｉ
のノードの出力部は、０からｒ_iｍ_i-1までの連続番号が
付けられる。又、ノードｘ_iにおける出力部ｏ_iの番号
は、ｘ_iｍ_i＋ｏ_iである。

【０１８３】ＥＧＳ相互接続パターンは次のように表現
される。すなわち「ステージｉの出力部ｘ_iｍ_i＋ｏ
_iが、ステージｉ＋１のノード（ｘ_iｍ_i＋ｏ_i）ｍｏｄ
ｒ_i+1 に接続される。」である。この相互接続パター
ンにおいては、リンクが次のステージのノードに連続的
に割り当てられる（いわゆる完全シャッフル）。

【０１８４】マルチステージ相互接続ネットワーク（Ｍ
ＩＮ）Ｇは、次の２つの条件、〔条件１〕及び〔条件
２〕のどちらかを備えている場合、完全シャッフル等価
ネットワークであると称する。

【０１８５】〔条件１〕ネットワークＧの各ステージｉ
に対して、Ｇのステージｉのノードｒ_i から整数のセッ
ト｛０，１，・・・，ｒ_i−１｝への１対１のマッピングφ
_i が存在し、このマッピングφ_i は、次の［数１９］式
が満足される場合にのみＧのステージｉのノードαがＧ
のステージｉ＋１のノードβに接続されるようなマッピ
ングである。

【０１８６】

【数１９】

【０１８７】〔条件２〕ネットワークＧの各ステージｉ
に対して、Ｇのステージｉのノードｒ_i から整数のセッ
ト｛０，１，・・・，ｒ_i−１｝への１対１のマッピングφ
_i が存在し、このマッピングψ_i は、次の［数２０］式
が満足される場合にのみＧのステージｉ＋１のノードβ
がＧのステージｉのノードαに接続されるようなマッピ
ングである。

【０１８８】

【数２０】

【０１８９】尚、各φ_i が単に識別用のマッピングであ
る場合に〔条件１〕が成立するということを基本にした
完全シャッフル等価ネットワークである。ここで、次の
［数２１］式で示されるＣ₁ が、〔条件１〕を満足する
Ｓ個のマッピングφ_i のセットを表すものとする。

【０１９０】

【数２１】

【０１９１】又、次の［数２２］式で示されるＣ₂ が、
〔条件２〕を満足するＳ個のマッピングψ_i のセットを
表すものとする。

【０１９２】

【数２２】

【０１９３】拡大手段は、次の〔条件１ｅ〕又は〔条件
２ｅ〕のいずれかが成立する場合にのみ、完全シャッフ
ル持続パターン内のＧのＮ個の入口部の各々をＧの第１
ステージノードの多重入力部に接続するものである。

【０１９４】〔条件１ｅ〕Ｃ₁ が存在する。（ｎ₁ｒ₁）
÷Ｎ＝Ｆ（整数）、である。そして、ＧのＮ個の入口部
から整数のセット｛０，１，・・・，Ｎ−１｝への１対１
のマッピングφ_I が存在し、このマッピングφ_I は、次
の［数２３］式が満足される場合にのみＧの入口部αが
Ｇのステージ１のノードβに接続されるようなマッピン
グである。

【０１９５】

【数２３】

【０１９６】〔条件２ｅ〕Ｃ₂ が存在する。（ｎ₁ｒ₁）
÷Ｎ＝Ｆ（整数）、である。そして、ＧのＮ個の入口部
から整数のセット｛０，１，・・・，Ｎ−１｝への１対１
のマッピングψ_I が存在し、このマッピングψ_I は、次
の［数２４］式が満足される場合にのみＧのステージ１
のノードβがＧの入口部αに接続されるようなマッピン
グである。

【０１９７】

【数２４】

【０１９８】集中手段は、次の〔条件１ｃ〕又は〔条件
２ｃ〕のいずれかが成立する場合にのみ、完全シャッフ
ル持続パターン内のＧのノードの最後のステージＳの多
重出力部をＧのＭ個の入口部の各々に接続するものであ
る。

【０１９９】〔条件１ｃ〕Ｃ₁ が存在する。（ｎ_sｒ_s）
÷Ｍ＝Ｆ（整数）、である。そして、ＧのＭ個の出口部
から整数のセット｛０，１，・・・，Ｍ−１｝への１対１
のマッピングφ_o が存在し、このマッピングφ_o は、次
の［数２５］式が満足される場合にのみＧのステージＳ
のノードαが出口部βに接続されるようなマッピングで
ある。

【０２００】

【数２５】

【０２０１】〔条件２ｃ〕Ｃ₂ が存在する。（ｎ_sｒ_s）
÷Ｎ＝Ｆ（整数）、である。そして、ＧのＭ個の出口部
から整数のセット｛０，１，・・・，Ｍ−１｝への１対１
のマッピングψ_o が存在し、このマッピングψ_o は、次
の［数２６］式が満足される場合にのみ出口部βがＧの
ステージＳのノードαに接続されるようなマッピングで
ある。

【０２０１】

【数２６】

【０２０２】このような拡大手段と集中手段とを有する
ネットワークＧは、Ｎ個の１ｘＦノードからなる１つの
拡大ステージと、それに続くＧのＳ個のステージと、そ
れに続くＭ個のＦ’ｘ１ノードからなる１つの集中ステ
ージとから構成されるＳ＋２個のステージの完全シャッ
フル等価ネットワークとして等価的に表すことができ
る。

【０２０３】もし〔条件１〕（又は２）が成立する場
合、〔条件１ｅ〕（又は２ｅ）に基づいて、φ_I（又は
ψ_I）がＮ個の入口ノードに適用され、入口ノードαが
Ｇのステージ１のノードβに接続され、又、〔条件１
ｃ〕（又は２ｃ）に基づき、 φ_o（又はψ_o）がＭ個の
出口ノードに適用され、ＧのステージＳのノードαが出
口ノードβに接続される。

【０２０４】以上の説明は、本発明の一実施例に関する
もので、この技術分野の当業者であれば、本発明の種々
の変形例を考え得るが、それらはいずれも本発明の技術
的範囲に包含される。

【０２０５】

【発明の効果】以上述べたごとく、本発明によれば、Ｅ
ＧＳクラスの光ネットワークの制御において、２次元の
ノードアレー間を自由空間光クロスオーバ相互接続部と
直進相互接続部とからなるリンクステージで接続する構
成とし、ネットワークに光制御素子を埋め込んだ埋め込
み制御方式をとり、空間光変調器（ＳＬＭ）の使用を避
けたので、スイッチング時間が長いというＳＬＭの欠点
が除去されて、高速の時分割多重スイッチング操作が可
能となり、又、同じく、光／電子変換比率が低いという
欠点が除去されて、データレートへの制約がなくなる。

【０２０６】データ伝送前に、使用されていないパスを
選択して稼動化しそのデータ伝送用にのみ用いるように
したので、データが伝送中にバッファの作用を受けるこ
とがなく、伝送遅れが改善され、ネットワークの効率が
増大する。ネットワーク制御情報を伝送データに添付し
てデータ伝送経路と同じ経路で伝送するので、パスが簡
素化され、コストダウンがはかれる。

【図面の簡単な説明】

【図１】埋め込み制御素子を有する光システム例を示す
機能線図である。

【図２】図１の光システムの有する光ハードウエアモジ
ュールの概略線図である。

【図３】図１の光システムに用いられる対称形自己電気
光学効果デバイス（Ｓ−ＳＥＥＤ）の配列（アレー）の
概略線図である。

【図４】図１の光システム内の水平クロスオーバステー
ジ用の光クロスオーバ相互接続部の変形例を示す説明図
である。

【図５】図１の光システム内の垂直クロスオーバステー
ジ用の光クロスオーバ相互接続部の変形例を示す説明図
である。

【図６】図１の光システム内のノードステージを具体化
した２つの連続する光ハードウエアモジュールの相互接
続用の光クロスオーバ相互接続部の説明図である。

【図７】図１の光システムに含まれる入力ライン回路を
示す詳細線図である。

【図８】図１に機能的にのみ示した光システムの光学的
構成を、より詳細に示す線図で、図中に示す順に配列し
た図９、図１０、及び図１１からなる。

【図９】図１に機能的にのみ示した光システムの光学的
構成を、より詳細に示す線図で、図８の左部分に該当す
る。

【図１０】図１に機能的にのみ示した光システムの光学
的構成を、より詳細に示す線図で、図８の中央部分に該
当する。

【図１１】図１に機能的にのみ示した光システムの光学
的構成を、より詳細に示す線図で、図８の右部分に該当
する。

【図１２】図１の光システムに含まれる出力ライン回路
を示す詳細線図である。

【図１３】図１の光システム内の３つの連続する光ハー
ドウエアモジュールを、より詳細に示す説明図で、図中
に示す順に配列した図１４、図１５、及び図１６から構
成される。

【図１４】図１の光システム内の３つの連続する光ハー
ドウエアモジュールを、より詳細に示す説明図で、図１
３の左部分を構成する。

【図１５】図１の光システム内の３つの連続する光ハー
ドウエアモジュールを、より詳細に示す説明図で、図１
３の中央部分を構成する。

【図１６】図１の光システム内の３つの連続する光ハー
ドウエアモジュールを、より詳細に示す説明図で、図１
３の右部分を構成する。

【図１７】図１の光システムにおいて具体化されたクロ
スオーバネットワークの３次元形状を示す説明図で、図
中に示す順に配列した図１８、図１９、及び図２０から
構成される。

【図１８】図１の光システムにおいて具体化されたクロ
スオーバネットワークの３次元形状を示す説明図で、図
１７の左部分を構成する。

【図１９】図１の光システムにおいて具体化されたクロ
スオーバネットワークの３次元形状を示す説明図で、図
１７の中央部分を構成する。

【図２０】図１の光システムにおいて具体化されたクロ
スオーバネットワークの３次元形状を示す説明図で、図
１７の右部分を構成する。

【図２１】制御用に空間光変調器を用いる、従来技術の
光システムの機能線図である。

【図２２】パケット又は時間スロット間隔の間に保護周
波数帯を用いる時分割多重スイッチの動作を示す線図で
ある。

【図２３】経路自己設定形スターライト・パケットスイ
ッチとして知られる従来技術の光システムの機能線図で
ある。

【図２４】拡大部、完全シャッフル等価ネットワーク、
及び集中部からなる従来技術のシステムに対するネット
ワーク形状を例示する線図である。

【図２５】特定の完全シャッフル等価ネットワーク、す
なわちクロスオーバ（又は、半クロスオーバ）ネットワ
ークの線図である。

【図２６】完全シャッフル等価ネットワークの重要な特
例を表す延長形一般化シャッフル（ＥＧＳ）ネットワー
クの線図である。

【図２７】２次元クロスオーバネットワークを示す線図
で、図２８との対比で２次元と３次元のクロスオーバネ
ットワークの間の関係を示す。

【図２８】３次元クロスオーバネットワークを示す線図
で、図２７との対比で２次元と３次元のクロスオーバネ
ットワークの間の関係を示す。

【図２９】特定のネットワーク例に対するファンアウト
部、スイッチング部、及びファンイン部を示す線図であ
る。

【図３０】図２９のネットワークの論理ゲートを表す線
図である。

【図３１】図２９のネットワークの変形実施例の論理ゲ
ートを表す線図である。

【図３２】異なる値のＳ（スイッチング部ステージ）及
びＦ（ファンイン／ファンアウト）を有するＥＧＳネッ
トワークの閉塞（ブロッキング）特性曲線である。

【図３３】大きなＦ値と小さなＳ値とを有するネットワ
ークの説明図である。

【図３４】小さなＦ値と大きなＳ値とを有するネットワ
ークの説明図である。

【図３５】ネットワーク制御に空間光変調器（ＳＬＭ）
を用いる従来技術の光システムの機能線図である。

【図３６】光ノード（２，１，１）の実現例におけるＡ
ＮＤ／ＯＲ（論理積／論理和）の説明図である。

【図３７】異なる値のＡ’（対称形自己電気光学効果デ
バイス（Ｓ−ＳＥＥＤ）アレーの数）及びＤ’（アレー
寸法値）を有するＥＧＳネットワークの閉塞（ブロッキ
ング）特性曲線である。

【図３８】最終的に図４１の埋め込み制御光ネットワー
クに至るまでの展開過程を図３９及び図４０と共に示す
ネットワーク機能線図である。

【図３９】最終的に図４１の埋め込み制御光ネットワー
クに至るまでの展開過程を図３８及び図４０と共に示す
ネットワーク機能線図である。

【図４０】最終的に図４１の埋め込み制御光ネットワー
クに至るまでの展開過程を図３８及び図３９と共に示す
ネットワーク機能線図である。

【図４１】埋め込み制御光ネットワークの機能線図であ
る。

【図４２】光ノード（２，１，１）のＮＡＮＤ／ＮＯＲ
（否定論理積／否定論理和）の説明図である。

【図４３】光ノード（２，１，１）のＲ−Ｓフリップフ
ロップの説明図である。

【図４４】光ノード（２，１，１）の、２ステージの対
称形自己電気光学効果デバイス（Ｓ−ＳＥＥＤ）の間に
クロスオーバ相互接続を行うために必要な光ハードウエ
アの線図である。

【図４５】図４４のハードウエアによって得られる追加
クロスオーバ相互接続部を示す線図である。

【図４６】前に使用されていなかったＯＲゲートがノー
ドの埋め込み制御記憶素子として使用されるような光ノ
ード（２，１，１）のＡＮＤ／ＯＲの説明図である。

【図４７】埋め込み制御記憶素子を有する光ノード
（２，１，１）のＮＡＮＤ／ＮＯＲの説明図である。

【図４８】埋め込み制御記憶素子を有する光ノード
（２，１，１）のＲ−Ｓフリップフロップの説明図であ
る。

【図４９】或る１つのノードステージの４つの光ノード
（２，１，１）とその後に続くノードステージの４つの
光ノード（２，１，１）との間のクロスオーバ相互接続
部を拡大して表す線図で、各ノードの制御素子の表示付
きで示す。

【図５０】水平クロスオーバに対するリンクステージ接
続を示す線図である。

【図５１】垂直クロスオーバに対するリンクステージ接
続を示す線図である。

【図５２】埋め込み制御ネットワークにおける制御ビッ
トのローディング状況を示す線図である。

【図５３】図４９のネットワーク部分の偶数及び奇数横
列の、別個のパワー（クロック）レーザ源による照射を
示す線図である。

【図５４】ノード（２，１，１）のＮＡＮＤ／ＮＯＲ表
示の制御ＮＯＲゲートの、別個の連続クロックによる照
射の説明図である。

【図５５】フリップフロップで表した埋め込み制御ネッ
トワークを有する場合の、ノード（２，１，１）の、よ
り正確なＡＮＤ／ＯＲの表示説明図である。

【図５６】光ネットワークによるデータ反転の補正用回
路を示す線図である。

【図５７】マルチステージ相互接続ネットワーク（ＭＩ
Ｎ）を示す線図である。

【図５８】延長形一般化シャッフル（ＥＧＳ）ネットワ
ークとして本明細書に引用されている、特定の形式のマ
ルチステージ相互接続ネットワークを示す線図である。

【符号の説明】

１０光システム例（１６×１６空間分割交換ネットワ
ーク）２１、２２２×８光ファイバアレー２３４×８光ファイバアレー２４４×４光ファイバアレー３０入力ライン回路３１、４１Ｏ／Ｅ（光／電気）変換器３２、４４バッファ３３、３６マルチプレクサ（ＭＵＸ）３４アドレス復号器３５、４２フリップフロップ回路（Ｆ／Ｆ）３７Ｅ／Ｏ（電気／光）変換器４０出力ライン回路４３排他的ＯＲゲート５０、５０’〜５７、５７’ 光ハードウエアモジュー
ル（８対）５１光ハードウエアモジュール６０ネットワーク制御装置７０、８０レンズ１００、１００’ 光クロスオーバ相互接続部５００８×８対称形自己電気光学効果デバイス（Ｓ−
ＳＥＥＤ）アレーＢ１〜Ｂ７母線Ｎ１〜Ｎ８ノードステージ（８個）Ｌ１〜Ｌ７リンクステージ（７個）

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁵ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０４Ｑ 3/52 Ｂ 9076−5Ｋ１０１Ｂ 9076−5Ｋ 8426−5ＫＨ０４Ｂ 9/00 Ｎ (72)発明者トーマスジエイクルーナンアメリカ合衆国 60516 イリノイダウナーズグローブ、ベインブリツジドライブ 7625 (72)発明者ジヨンロバートエリツクソンアメリカ合衆国 63040 ミズーリグローヴアー、ビーコンポイントレーン 551 (72)発明者アンソニーロドヴイコレンテインアメリカ合衆国 60175 イリノイセントチヤールズ、オークロード 36 ダブリユー 835 (72)発明者フレドリツクボサートマコーミツクジユニアアメリカ合衆国 60532 イリノイライル、メドウドライブ 5905 (72)発明者ゲイロードワーナーリチヤーズアメリカ合衆国 60532 イリノイライル、オールドカレツジロード 6730

Claims

【特許請求の範囲】

【請求項１】複数の入口部と複数の出口部との間に接
続経路を構成するネットワーク手段とネットワーク制御
手段とからなるネットワーク設備において、前記ネットワーク制御手段が、前記入口部のうちのある
１つの入口部から前記出口部のうちのある１つの出口部
への接続用に、このある入口部からこのある出口部への
前記ネットワーク手段内の接続経路のうちで使用されて
いない１つの接続経路を特定する過程と、前記ネットワーク制御手段が、前記特定された使用され
ていない接続経路を稼動化するための制御情報を定める
過程と、前記定められた制御情報を前記入口部を経て前記ネット
ワーク制御手段に伝送する過程と、前記ネットワーク手段が、前記伝送された制御情報に応
答して、前記特定された使用されていない接続経路を稼
動化する過程と、からなることを特徴とするネットワーク制御方法。
【請求項２】前記方法が更に、前記稼動された接続経路を経た通信を前記接続に対して
のみ使用可能化する過程からなることを特徴とする請求
項１の方法。
【請求項３】前記設備が更に、前記入口部のうちのそ
の連携する１つの入口部に各々接続される複数のマルチ
プレクサ手段からなり、前記ネットワーク手段が、制御
ローディングモード及びデータパシングモードにおいて
作動可能であり、前記方法が更に、前記マルチプレクサ手段を、前記制御ローディングモー
ドの間、前記定められた制御情報を前記入口部に伝送す
るように調整する過程と、前記マルチプレクサ手段を、前記データパシングモード
の間、データを前記入口部に伝送するように調整する過
程と、からなることを特徴とする請求項１の方法。
【請求項４】前記方法において、前記ネットワーク手
段が、各々複数のノードからなる順次相互接続された複
数のステージからなり、これら複数のノードが、各々制
御情報記憶手段を有し、前記特定された接続経路が、前
記複数のステージのうちの１つのステージにある１つの
ノードを含み、前記伝送する過程が、前記１つのステージに先行するステージのノードの記憶
手段に記憶させるために制御ビットを伝送する過程から
なり、前記応答する過程が、前記先行するステージのノードが、前記接続用に前記１
つのステージの前記ノードを稼動化するための前記記憶
された制御ビットを表す制御信号を伝送する過程からな
る、ことを特徴とする請求項１の方法。
【請求項５】前記方法において、前記応答する過程が更に、前記先行するステージのノードが、前記接続用に前記１
つのステージの別の１つのノードを不稼動化するための
前記記憶された制御ビットを表す制御信号を伝送する過
程からなる、ことを特徴とする請求項４の方法。
【請求項６】複数の入口部と複数の出口部とを有しこ
れら複数の入口部と複数の出口部との間でデータの交換
通信を行うための光ネットワーク手段と、前記ネットワ
ーク手段にわたって、使用されていない接続経路を特定
し且つ前記特定された使用されていない接続経路を稼動
化するための制御情報を定めるためのネットワーク制御
手段と、前記ネットワーク制御手段に応答して、前記光ネットワ
ーク手段を通じてのデータ通信用に前記特定された使用
されていない接続経路を稼動化する際に使用する目的で
前記光ネットワーク内に記憶するために、前記定められ
た制御情報を前記入口部を経て前記光ネットワーク内に
挿入するための手段と、からなることを特徴とするネットワーク設備。
【請求項７】前記光ネットワーク手段が、制御ローデ
ィングモード及びデータパシングモードにおいて作動可
能であり、前記挿入するための手段が、前記制御ローディングモー
ドの間、前記定められた制御情報を前記光ネットワーク
手段内に挿入するように作動可能であり、前記設備が更に、前記光ネットワーク手段の前記稼動化された接続経路を
経たデータ通信を、前記データパシングモードの間、使
用可能化するための手段からなる、ことを特徴とする請求項６の設備。
【請求項８】前記設備において、前記光ネットワーク手段が、各々縦列と横列とを有し順位付けした順に配置された複
数の２次元のノードアレーと、順位付けした順に配置され、前記順位付けした順に配置
されたノードアレーのうちの互いに連続するノードアレ
ー間に挿入された、複数のリンクステージと、からな
り、前記複数のリンクステージが各々、自由空間光手段から
なる、ことを特徴とする請求項６の設備。
【請求項９】前記設備において、前記自由空間光手段が、前記アレーのうちの互いに連続
するアレーのノードをクロスオーバパターン状に相互接
続するためのクロスオーバ手段と、１つのアレーの各ノードが、これに連続するアレーの、
対応する横列と縦列との上にあるノードに接続されるよ
うに、前記アレーのうちの互いに連続するアレーのノー
ドを相互接続するための接続手段とからなる、ことを特徴とする請求項８の設備。
【請求項１０】前記設備において、前記挿入するための手段が、或る１つのノードアレーの或る１つの横列と或る１つの
縦列との上にある１つのノードに記憶するために、互い
に連続するアレーの前記或る１つの横列と前記或る１つ
の縦列との上にあるノードを通じ、前記自由空間光手段
の前記接続手段を経て、前記定められた制御情報の１ビ
ットを順次シフトするための手段からなる、ことを特徴とする請求項９の設備。
【請求項１１】前記設備において、前記ネットワーク手段ノードが、各々その属するデータ
接続状態を有し、前記或る１つのノードアレーの前記或る１つの横列と前
記或る１つの縦列との上にある前記１つのノードに記憶
された前記ビットが、前記或る１つのノードアレーの後
に続くノードアレーの少なくとも１つのノードのデータ
接続状態を制御する、ことを特徴とする請求項１０の設備。