JPS6111486B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は、多数のアナログ信号を選択するスイ
ツチ装置に関し、その目的とするところは、アナ
ログ信号のレベルの大きさによつてスイツチ装置
の導通度合が変わり、アナログ信号を歪ませてし
まうことを防止することにある。

従来、複数のアナログ信号を電子制御により選
択して伝送する場合、第１図のようなスイツチ装
置が用いられている。

すなわち、入力端子Ａからの入力信号e₁，e₂，
……ｅ_oは、入力抵抗１（R₁，R₂……Ｒ_o）を通
り、アナログスイツチ２に供給され、アナログス
イツチ制御信号端子Ｃの制御信号（ed₁，……
ed_o）により演算増幅器３の反転入力端に印加さ
れる。

入力信号が選択され、出力端子Ｂに出力e₀が現
われる。なお、４は帰還抵抗Ｒ_fである。しか
し、上記アナログスイツチ２として使用される
CMOS ICまたはFETは、入力信号振幅に依存し
てその導通抵抗が変化し、通過する入力信号に歪
を発生させる結果となる。

例えば、入力信号としてe₁を選択した場合、そ
の出力e₀は、アナログスイツチ２の抵抗変化分を
ΔＲとした場合、 e₀＝−Ｒ／Ｒ_１＋ΔＲ・e₁ となる。

本発明は、このような従来の欠点を解消するも
のであり、その一実施例について第２図と共に説
明する。その基本構成は、信号振幅に依存して導
通抵抗が変化するアナログスイツチ２を信号振幅
が零である演算増幅器３の仮想接地点に配置して
歪の発生を零にしたものである。

第２図において、入力抵抗１とアナログスイツ
チ２と帰還抵抗４は入力端子数と同数であり、入
力端子Ａのe₁の入力信号を出力端子Ｂに導く場
合、制御信号入力端子Ｃの制御電圧ed₁に直流電
圧を印加すると、アナログスイツチ２のD₁は導
通状態となり、入力抵抗R₁、帰還抵抗Ｒ₁、演
算増幅器３で構成される反転増幅回路を構成する
ことになり、出力端子Ｂには次の出力電圧e₀が発
生する。

e₀＝−Ｒ_１／Ｒ_１・e₁ この場合、入力抵抗R₁帰還抵抗４Ｒ₁の接続
点と演算増幅器３の反転入力端子間は一般に公知
である仮想接地点（信号電流＝０）であり、アナ
ログスイツチ２に加わる信号振幅も零であり、歪
発生の要素はなくなる。

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なお、入力信号e₂，e₃，……ｅ_oについても前
記e₁の場合と同じ動作になり、e₁，e₂，……ｅ_o
の入力信号を選択して出力端子Ｃに歪なく導き出
せるものである。

また、実用的な回路設計においては、例えばＲ
₂＞3KΩ程度、R₂も同様にR₂＞3KΩとする。
一般に演算増幅器３の出力インピーダンスZ₀は帰
還抵抗Ｒに比べて充分に低い（Z₀≪Ｒ）値で
ある。

従つて、例えば、Z₀＝10Ωとしても、他のアナ
ログスイツチD₂等が導通状態にならない場合
は、e₀に現われる他の信号電圧は以下のようにな
る。

e₀＝１０／３ＫΩ＋３ＫΩ＋１０・e₁ 1.6×10^-3・e₁（55dB） 即ち、他のチヤンネルの入力が出力端子に表わ
れないことになる。従つて、本実施例においては
アナログスイツチが導通状態とならないチヤンネ
ルは選択されない。

以上のように本発明のアナログ信号用スイツチ
装置によれば、多数のアナログ信号を選択した場
合においても出力信号を歪なく導き出せるもので
ある。

【図面の簡単な説明】

第１図は従来のアナログ用信号スイツチ装置の
回路図、第２図は本発明のアナログ信号用スイツ
チ装置の一実施例の回路図である。 Ａ……入力端子、Ｂ……出力端子、Ｃ……制御
信号入力端子、１……入力抵抗、２……アナログ
スイツチ、３……演算増幅器、４……帰還抵抗。 〓〓〓〓

Claims (1)

【特許請求の範囲】
1. １ 入力端子を入力抵抗とアナログスイツチを介
   して演算増幅器の反転入力端に接続し、前記演算
   増幅器の出力端を出力端子に接続するとともに帰
   還抵抗を介して前記入力抵抗とアナログスイツチ
   の接続点に接続する基本構成で、１個の演算増幅
   器と、入力端子数と同数の入力抵抗、帰還抵抗、
   アナログスイツチとを有することを特徴とするア
   ナログ信号用スイツチ装置。