JPS6111490B2 - - Google Patents
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- JPS6111490B2 JPS6111490B2 JP52128536A JP12853677A JPS6111490B2 JP S6111490 B2 JPS6111490 B2 JP S6111490B2 JP 52128536 A JP52128536 A JP 52128536A JP 12853677 A JP12853677 A JP 12853677A JP S6111490 B2 JPS6111490 B2 JP S6111490B2
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- 239000013078 crystal Substances 0.000 description 8
- 238000010586 diagram Methods 0.000 description 7
- 230000010355 oscillation Effects 0.000 description 5
- 239000003990 capacitor Substances 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
- H03K23/64—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two
- H03K23/66—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two with a variable counting base, e.g. by presetting or by adding or suppressing pulses
- H03K23/665—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two with a variable counting base, e.g. by presetting or by adding or suppressing pulses by presetting
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- Control Of Electric Motors In General (AREA)
Description
本発明は、出力周波数の幾通りかの設定値が中
心値に対する変化率で与えられる周波数シンセサ
イザを純デイジタル構成で実現するものである。 従来より、例えば回転体の速度制御用の基準信
号発生器としての周波数シンセサイザは第１図に
示すようなものが多用されてきた。 第１図において、１は例えばRCA社の
CMOSIC，CD−4049Aに代表されるようなイン
バータであり、前記インバータ１と水晶発振子
２，抵抗３，コンデンサ４および５によつて水晶
発振回路が構成されている。 また、インバータ６はバツフアアンプを構成し
ており、前記インバータ６の出力は、例えば、
RCA社のCMOSIC，CD−4013AあるいはCD−
4027Aに代表されるようなフリツプフロツプ７の
クロツク端子７ａに印加され、前記フリツプフロ
ツプ７の出力端子７ｂにはEx−ORゲート８の一
方の入力端子が接続され、前記フリツプフロツプ
７の反転出力端子７ｃにはフリツプフロツプ９の
クロツク端子９ａが接続され、前記フリツプフロ
ツプ９の出力端子９ｂはEX−ORゲート１０の一
方の入力端子が接続され、同反転出力端子９ｃに
はフリツプフロツプ１１のクロツク端子１１ａが
接続され、前記フリツプフロツプ１１の出力端子
１１ｂにはEX−ORゲート１２の一方の入力端子
が接続され、同反転出力端子１１ｃにはフリツプ
フロツプ１３のクロツク端子１３ａが接続され、
前記フリツプフロツプ１３の出力端子１３ｂには
EX−ORゲート１４の一方の入力端子が接続さ
れ、同反転出力端子１３ｃにはフリツプフロツプ
１５のクロツク端子１５ａが接続され、前記フリ
ツプフロツプ１５の反転出力端子１５ｃにはフリ
ツプフロツプ１６のクロツク端子１６ａが接続さ
れ、前記フリツプフロツプ１６の反転出力端子１
６ｃにはフリツプフロツプ１７のクロツク端子１
７ａが接続されている。 また、前記EX−ORゲート８，１０，１２，１
４の他方の入力端子はそれぞれプログラム端子
Ａ，Ｂ，Ｃ，Ｄに接続され、前記EX−ORゲート
８，１０，１２，１４の出力端子ならびに、前記
フリツプフロツプ１５，１６，１７の出力端子１
５ｂ，１６ｂ，１７ｂはそれぞれ７入力ANDゲ
ート１８の各入力端子に接続され、前記ANDゲ
〓〓〓〓
ート１８の出力端子は前記フリツプフロツプ７，
９，１３，１５のセツト端子、前記フリツプフロ
ツプ１１，１６，１７のリセツト端子に接続され
ている。 さらに前記ANDゲート１８の出力端子は分周
信号出力端子Ｅに接続されている。 また、第１図において分周器を構成する各フリ
ツプフロツプはいずれも、セツト端子およびリセ
ツト端子が“Ｌ”にあるときに入力パルス信号の
立ち上がり（Leading eddge）において出力状態
が反転し、またセツト端子を“Ｈ”にしたときに
は入力信号に関わりなく出力が“１（Ｈ）”にな
り、リセツト端子を“Ｌ”にしたときには入力信
号に関わりなく出力が“０（Ｌ）”になるものと
する。 さて、第１図において、プログラム端子Ｄ，
Ｃ，Ｂ，Ａに印加されるプログラム信号（指令
値）が〔0000〕のとき、各フリツプフロツプの出
力がすべて“１”，すなわちフリツプフロツプ１
７，１６，１５，１３，１１，９，７による分周
器の出力が〔1111111〕になつたときANDゲート
１８の出力が“Ｈ”となり、分周器の出力は
〔0011011〕にプリセツトされる。（Ex−ORゲー
トは入力端子に印加される信号が“１”と“０”
になつたときその出力が“１”になる。） すなわち、分周器はそのカウント値が10進法で
〓27〓からスタートして〓127〓になつたときに元
の〓27〓に戻る訳であるから出力端子Ｅにはフリ
ツプフロツプ７のクロツク端子７ａに印加される
パルス信号の繰り返し周期の100倍の繰り返し周
期を有するパルス信号が得られる。 つまり、水晶発振器の発振周波数は100分の１
に分周されたことになる。 つぎに、指令値が〔0001〕のときには同様にし
て分周器の出力が〔1111110〕になつたとき
〔0011011〕にプリセツトされるから分周比は１／
99になり、全く同様にして指令値が〔1010〕のと
きには分周器の出力が〔1110101〕になつたと
き、〔0011011〕にプリセツトされるから分周比は
１／90になる。 下記する第１表は水晶発振器の発振周波数が
100KHzのときの、プログラム端子Ａ，Ｂ，Ｃ，
Ｄに印加される指令値に対する分周比，出力周波
数，基準値（指令値が０のときの出力周波数）か
らの変化量の変化を示したものである。
心値に対する変化率で与えられる周波数シンセサ
イザを純デイジタル構成で実現するものである。 従来より、例えば回転体の速度制御用の基準信
号発生器としての周波数シンセサイザは第１図に
示すようなものが多用されてきた。 第１図において、１は例えばRCA社の
CMOSIC，CD−4049Aに代表されるようなイン
バータであり、前記インバータ１と水晶発振子
２，抵抗３，コンデンサ４および５によつて水晶
発振回路が構成されている。 また、インバータ６はバツフアアンプを構成し
ており、前記インバータ６の出力は、例えば、
RCA社のCMOSIC，CD−4013AあるいはCD−
4027Aに代表されるようなフリツプフロツプ７の
クロツク端子７ａに印加され、前記フリツプフロ
ツプ７の出力端子７ｂにはEx−ORゲート８の一
方の入力端子が接続され、前記フリツプフロツプ
７の反転出力端子７ｃにはフリツプフロツプ９の
クロツク端子９ａが接続され、前記フリツプフロ
ツプ９の出力端子９ｂはEX−ORゲート１０の一
方の入力端子が接続され、同反転出力端子９ｃに
はフリツプフロツプ１１のクロツク端子１１ａが
接続され、前記フリツプフロツプ１１の出力端子
１１ｂにはEX−ORゲート１２の一方の入力端子
が接続され、同反転出力端子１１ｃにはフリツプ
フロツプ１３のクロツク端子１３ａが接続され、
前記フリツプフロツプ１３の出力端子１３ｂには
EX−ORゲート１４の一方の入力端子が接続さ
れ、同反転出力端子１３ｃにはフリツプフロツプ
１５のクロツク端子１５ａが接続され、前記フリ
ツプフロツプ１５の反転出力端子１５ｃにはフリ
ツプフロツプ１６のクロツク端子１６ａが接続さ
れ、前記フリツプフロツプ１６の反転出力端子１
６ｃにはフリツプフロツプ１７のクロツク端子１
７ａが接続されている。 また、前記EX−ORゲート８，１０，１２，１
４の他方の入力端子はそれぞれプログラム端子
Ａ，Ｂ，Ｃ，Ｄに接続され、前記EX−ORゲート
８，１０，１２，１４の出力端子ならびに、前記
フリツプフロツプ１５，１６，１７の出力端子１
５ｂ，１６ｂ，１７ｂはそれぞれ７入力ANDゲ
ート１８の各入力端子に接続され、前記ANDゲ
〓〓〓〓
ート１８の出力端子は前記フリツプフロツプ７，
９，１３，１５のセツト端子、前記フリツプフロ
ツプ１１，１６，１７のリセツト端子に接続され
ている。 さらに前記ANDゲート１８の出力端子は分周
信号出力端子Ｅに接続されている。 また、第１図において分周器を構成する各フリ
ツプフロツプはいずれも、セツト端子およびリセ
ツト端子が“Ｌ”にあるときに入力パルス信号の
立ち上がり（Leading eddge）において出力状態
が反転し、またセツト端子を“Ｈ”にしたときに
は入力信号に関わりなく出力が“１（Ｈ）”にな
り、リセツト端子を“Ｌ”にしたときには入力信
号に関わりなく出力が“０（Ｌ）”になるものと
する。 さて、第１図において、プログラム端子Ｄ，
Ｃ，Ｂ，Ａに印加されるプログラム信号（指令
値）が〔0000〕のとき、各フリツプフロツプの出
力がすべて“１”，すなわちフリツプフロツプ１
７，１６，１５，１３，１１，９，７による分周
器の出力が〔1111111〕になつたときANDゲート
１８の出力が“Ｈ”となり、分周器の出力は
〔0011011〕にプリセツトされる。（Ex−ORゲー
トは入力端子に印加される信号が“１”と“０”
になつたときその出力が“１”になる。） すなわち、分周器はそのカウント値が10進法で
〓27〓からスタートして〓127〓になつたときに元
の〓27〓に戻る訳であるから出力端子Ｅにはフリ
ツプフロツプ７のクロツク端子７ａに印加される
パルス信号の繰り返し周期の100倍の繰り返し周
期を有するパルス信号が得られる。 つまり、水晶発振器の発振周波数は100分の１
に分周されたことになる。 つぎに、指令値が〔0001〕のときには同様にし
て分周器の出力が〔1111110〕になつたとき
〔0011011〕にプリセツトされるから分周比は１／
99になり、全く同様にして指令値が〔1010〕のと
きには分周器の出力が〔1110101〕になつたと
き、〔0011011〕にプリセツトされるから分周比は
１／90になる。 下記する第１表は水晶発振器の発振周波数が
100KHzのときの、プログラム端子Ａ，Ｂ，Ｃ，
Ｄに印加される指令値に対する分周比，出力周波
数，基準値（指令値が０のときの出力周波数）か
らの変化量の変化を示したものである。
【表】
第１表から指令値が１ステツプ単位で10通りに
変化すればそれに応じて出力周波数も10通りに変
化していることがわかる。 ところで、第１表によれば、指令値が等間隔で
10ステツプ変化しているのに対して出力周波数の
変化量は等間隔になつていないことがわかる。 これは、例えばCBトランシーバの用いる周波
数シンセサイザなどのような出力周波数を等間隔
で変化させる必要のある場合とか、指令値をその
まま出力周波数の基準値からの変化として表示す
る場合などにははなはだ不都合であつた。 ちなみに、指令値と出力の変化量が４捨５入し
て一致するのは０〜６までで、指令値をそのまま
出力の変化量の表示として用いると、表示が、＋
10％となつているにもかかわらず、実際の変化量
は11％となつてしまう。 尚、このような不都合を解消するものとして、
フエイズ・ロツクド・ループを用いたPLL周波数
シンセサイザが多用されているが、フエイズ・ロ
ツクド・ループは電圧制御発振器やローパスフイ
ルタなどのアナログ的な動作をする回路を必要と
し、装置をモノリシツクIC化する場合には、コ
ンデンサなどの外付部品が多くなつたり、水晶発
〓〓〓〓
振器かららの信号が電圧制御発振器の制御ループ
に混入し、電圧制御発振器の発振周波数が水晶発
振器からの信号に同期してしまうと言う問題があ
つた。 本発明のデイジタル周波数シンセサイザは以上
のような問題を解消するものである。 第２図は本発明を実施するためのデイジタル周
波数シンセサイザの回路結線図を示したもので、
第２図において第１図と同一部分については同一
記号にて示し、その詳細な説明は省略する。 第２図においてインバータ１，６，水晶発振子
２，抵抗３，コンデンサ４，５によつて構成され
た基準発振器１９の出力はフリツプフロツプ７，
９，１１，１３，１５，１７，２２，２３，EX
−ORゲート８，１０，１２，１４，２０，２
１，９入力ANDゲート２４によつて構成された
プログラマブル分周器の入力端子Ｘに印加されて
いる。 尚、前記フリツプフロツプ７，９，１１，１
３，１６，１７のセツト端子、前記フリツプフロ
ツプ１５，２２，２３のリセツト端子が前記９入
力ANDゲート２４の出力端子に接続されている
ので前記プログラマブル分周器２５は前記９入力
ANDゲート２４の出力がＨレベルになつたとき
〔001101111〕，すなわち、10進数の〓111〓にプリ
セツトされる。 一方、プログラム端子Ａ，Ｂ，Ｃ，Ｄと前記プ
ログラマブル分周器の分周比設定端子Ｆ，Ｇ，
Ｈ，Ｉ，Ｊ，Ｋの間にはインバース補正回路２６
が挿入されている。 第３図は第２図におけるインバース補正回路２
６をゲート回路によるコードコンバータによつて
構成した一例を示すもので、第３図において、２
７，２８，２９，３０はインバータ、３１，３
２，３３，３４，３５，３６，３７，３８，３
９，４０は４入力ANDゲート、４１は２入力OR
ゲート、４２，４６が４入力ORゲート、４３，
４５が５入力ORゲート、４４が６入力ORゲート
である。 さて、第３図において、プログラム端子Ｄ，
Ｃ，Ｂ，Ａに印加される数値（指令値）が
〔0000〕のときにはすべてのANDゲートの出力が
“０”となるから、分周比設定端子Ｋ，Ｊ，Ｉ，
Ｈ，Ｇ，Ｆに現われる補正値は〔000000〕とな
る。 また、指令値が〔0001〕のときにはANDゲー
ト３１の出力だけが“１”となるからORゲート
４４の出力が“１”になり、補正値は〔000100〕
となる。 同様にして、以下の指令値（左側）に対する補
正値は下記の如くなる。 〔0010〕→〔001000〕 〔0011〕→〔001100〕 〔0100〕→〔001111〕 〔0101〕→〔010011〕 〔0110〕→〔010111〕 〔0111〕→〔011010〕 〔1000〕→〔011110〕 〔1001〕→〔100001〕 〔1010〕→〔100100〕 さて、第２図のプログラマブル分周器２５はそ
の分周比設定端子Ｋ，Ｊ，Ｉ，Ｈ，Ｇ，Ｆに印加
される分周比設定値が〔000000〕であるときに
は、フリツプフロツプ２３，２２，１７，１６，
１５，１３，１１，９，７の出力が、
〔111111111〕になつたとき、ANDゲート２４の
出力レベルは“Ｈ”になつて、各フリツプフロツ
プの出力は〔001101111〕にプリセツトされる。 つまり、出力が２進数の〓511〓になつたとき
〓111〓にプリセツトされる訳であるから出力端子
Ｅの現われるパルス信号の繰り返し周波数は入力
端子Ｘに印加される信号の周波数の400分の１に
なる。 同様にして、分周比設定値が〔000100〕のとき
には、分周比が396分の１，分周比設定値が、
〔001000〕のときには分周比が392分の１、分周比
設定値が〔001100〕のときには分周比が388分の
１，分周比設定値が〔001111〕のときには分周比
が385分の１になる。 下記する第２表は第２図の回路において、イン
バース補正回路に第３図に示したコードコンバー
タを用いた場合のプログラム端子Ｄ，Ｃ，Ｂ，Ａ
に印加される指令値に対する、補正値，分周比，
出力周波数（水晶発振周波数を400KHzとした場
合の。）、指令値が〓０〓のときを基準にした出力
周波数の変化量の関係を一覧表に示したものであ
る。 〓〓〓〓
変化すればそれに応じて出力周波数も10通りに変
化していることがわかる。 ところで、第１表によれば、指令値が等間隔で
10ステツプ変化しているのに対して出力周波数の
変化量は等間隔になつていないことがわかる。 これは、例えばCBトランシーバの用いる周波
数シンセサイザなどのような出力周波数を等間隔
で変化させる必要のある場合とか、指令値をその
まま出力周波数の基準値からの変化として表示す
る場合などにははなはだ不都合であつた。 ちなみに、指令値と出力の変化量が４捨５入し
て一致するのは０〜６までで、指令値をそのまま
出力の変化量の表示として用いると、表示が、＋
10％となつているにもかかわらず、実際の変化量
は11％となつてしまう。 尚、このような不都合を解消するものとして、
フエイズ・ロツクド・ループを用いたPLL周波数
シンセサイザが多用されているが、フエイズ・ロ
ツクド・ループは電圧制御発振器やローパスフイ
ルタなどのアナログ的な動作をする回路を必要と
し、装置をモノリシツクIC化する場合には、コ
ンデンサなどの外付部品が多くなつたり、水晶発
〓〓〓〓
振器かららの信号が電圧制御発振器の制御ループ
に混入し、電圧制御発振器の発振周波数が水晶発
振器からの信号に同期してしまうと言う問題があ
つた。 本発明のデイジタル周波数シンセサイザは以上
のような問題を解消するものである。 第２図は本発明を実施するためのデイジタル周
波数シンセサイザの回路結線図を示したもので、
第２図において第１図と同一部分については同一
記号にて示し、その詳細な説明は省略する。 第２図においてインバータ１，６，水晶発振子
２，抵抗３，コンデンサ４，５によつて構成され
た基準発振器１９の出力はフリツプフロツプ７，
９，１１，１３，１５，１７，２２，２３，EX
−ORゲート８，１０，１２，１４，２０，２
１，９入力ANDゲート２４によつて構成された
プログラマブル分周器の入力端子Ｘに印加されて
いる。 尚、前記フリツプフロツプ７，９，１１，１
３，１６，１７のセツト端子、前記フリツプフロ
ツプ１５，２２，２３のリセツト端子が前記９入
力ANDゲート２４の出力端子に接続されている
ので前記プログラマブル分周器２５は前記９入力
ANDゲート２４の出力がＨレベルになつたとき
〔001101111〕，すなわち、10進数の〓111〓にプリ
セツトされる。 一方、プログラム端子Ａ，Ｂ，Ｃ，Ｄと前記プ
ログラマブル分周器の分周比設定端子Ｆ，Ｇ，
Ｈ，Ｉ，Ｊ，Ｋの間にはインバース補正回路２６
が挿入されている。 第３図は第２図におけるインバース補正回路２
６をゲート回路によるコードコンバータによつて
構成した一例を示すもので、第３図において、２
７，２８，２９，３０はインバータ、３１，３
２，３３，３４，３５，３６，３７，３８，３
９，４０は４入力ANDゲート、４１は２入力OR
ゲート、４２，４６が４入力ORゲート、４３，
４５が５入力ORゲート、４４が６入力ORゲート
である。 さて、第３図において、プログラム端子Ｄ，
Ｃ，Ｂ，Ａに印加される数値（指令値）が
〔0000〕のときにはすべてのANDゲートの出力が
“０”となるから、分周比設定端子Ｋ，Ｊ，Ｉ，
Ｈ，Ｇ，Ｆに現われる補正値は〔000000〕とな
る。 また、指令値が〔0001〕のときにはANDゲー
ト３１の出力だけが“１”となるからORゲート
４４の出力が“１”になり、補正値は〔000100〕
となる。 同様にして、以下の指令値（左側）に対する補
正値は下記の如くなる。 〔0010〕→〔001000〕 〔0011〕→〔001100〕 〔0100〕→〔001111〕 〔0101〕→〔010011〕 〔0110〕→〔010111〕 〔0111〕→〔011010〕 〔1000〕→〔011110〕 〔1001〕→〔100001〕 〔1010〕→〔100100〕 さて、第２図のプログラマブル分周器２５はそ
の分周比設定端子Ｋ，Ｊ，Ｉ，Ｈ，Ｇ，Ｆに印加
される分周比設定値が〔000000〕であるときに
は、フリツプフロツプ２３，２２，１７，１６，
１５，１３，１１，９，７の出力が、
〔111111111〕になつたとき、ANDゲート２４の
出力レベルは“Ｈ”になつて、各フリツプフロツ
プの出力は〔001101111〕にプリセツトされる。 つまり、出力が２進数の〓511〓になつたとき
〓111〓にプリセツトされる訳であるから出力端子
Ｅの現われるパルス信号の繰り返し周波数は入力
端子Ｘに印加される信号の周波数の400分の１に
なる。 同様にして、分周比設定値が〔000100〕のとき
には、分周比が396分の１，分周比設定値が、
〔001000〕のときには分周比が392分の１、分周比
設定値が〔001100〕のときには分周比が388分の
１，分周比設定値が〔001111〕のときには分周比
が385分の１になる。 下記する第２表は第２図の回路において、イン
バース補正回路に第３図に示したコードコンバー
タを用いた場合のプログラム端子Ｄ，Ｃ，Ｂ，Ａ
に印加される指令値に対する、補正値，分周比，
出力周波数（水晶発振周波数を400KHzとした場
合の。）、指令値が〓０〓のときを基準にした出力
周波数の変化量の関係を一覧表に示したものであ
る。 〓〓〓〓
【表】
第１表と第２表を比較すれば、本発明のデイジ
タル周波数シンセサイザでは、等間隔で変化する
プログラム信号（指令値）を、前記プログラム信
号に応じてプログラマブル分周器の出力周波数が
等間隔で変化するようにインバース補正したのち
に前記プログラマブル分周器の分周比設定端子に
印加しているために、必要とされる精度内で出力
周波数を等間隔変化させ得ることがわかる。 例えば、従来の第１図の装置では、出力周波数
を中心値（いまの例では第１表からもわかるよう
に1kHzとなる。）に対する変化率を表わす指令値
が10進数の〓10〓であつたとき出力周波数の変化
量は、〓＋11，11％〓で本来変化すべき値の〓＋
10.00％〓に対して〓＋1.11％〓の誤を伴なつて
いるが、本発明の第２図，第３図の装置では指令
値が〓10〓であつたとき出力周波数の変化量は、
〓＋9.890％〓で、誤差は〓−0.11％〓で、従来装
置の10分の１になつている。 第４図は、10進数で表わした指令値に対する出
力周波数の誤差の大きさを示したもので、実線
が、本発明による第２図の装置の場合で、破線が
従来装置の場合である。 第４図を見れば、従来装置では指令値を大きく
する程誤差が急激に増加していくのに対して、第
２図および第３図の装置では、指令値が大きくな
つても、誤差はほぼ〓±0.1％〓の範囲内に維持
されることがわかる。 尚、本発明の装置では必要に応じてプログラマ
ブル分周器を構成するフリツプフロツプの段数を
増加させて、絶対的な分周比を小さくする（第２
図の実施例では分周比が400分の１であるが必要
に応じて、1000分の１，10000分の１などにす
る。）ことによつて誤差をさらに小さくすること
も出来るし、反対に、もう少し大きな誤差を許容
してフリツプフロツプの段数を従来例と同じ段数
にまで減少させることも出来る。 さらに、第２図の装置では、出力周波数を基準
値から増加させる場合の回路接続を示している
が、例えば、プログラム端子に印加される指令値
インバータを介してインバース補正回路２６に印
加することなどにより、出力周波数を基準値から
減少させることも出来る。 ところで、第２図のインバース補正回路２６と
して第３図に示したゲード回路によるコードコン
バータを用いる場合には、プログラム信号の種類
が少ない場合には問題ないが、例えば出力周波数
を〓0.1％〓ステツプで〓±10％〓変化させたい
場合には200種類のプログラム信号に対して、200
種類のインバース補正信号をアウトプツトする必
要があり、このような場合にはプログラム信号を
直接分周比設定信号に変換する方法よりも、第５
図に示すように、プログラム信号の数値があらか
じめ定められた値を越える毎に前記数値に一定値
を加算あるいは減算して、その演算出力を分周比
設定信号とする加算器あるいは減算器によつてイ
ンバース補正回路を構成した方が回路構成が簡単
になる。 第５図において、端子Ａ，Ｂ，Ｃ，Ｄ，Ｅ，
Ｆ，Ｇ，Ｈ，Ｉ，Ｊ，Ｋ，Ｘはそれぞれ、第２図
の同一記号の端子に接続される端子であり、フリ
ツプフロツプ２７，２８，２９，３０，３１，３
２による第１カウンタはプログラム端子Ｄ，Ｃ，
Ｂ，Ａに印加される指令値を再カウントするもの
であり、ANDゲート３３，３４，３５，３６，
NORゲート３７によつて前記第１カウンタのカ
ウント値があらかじめ定められた一定値を越える
毎にフリツプフロツプ３８，３９による第２カウ
ンタおよびフリツプフロツプ４０，４１，４２，
〓〓〓〓
４３，４４，４５による第３カウンタに演算指令
を送るものである。 尚、ANDゲート３６の出力が印加されるAND
ゲート４６，インバータ４７は前記ANDゲート
３６の出力の立ち上がり時に正方向の微分パルス
を発生させる回路を構成しており、その出力は
ORゲート４７によつてNORゲート３７の出力と
合成されて、フリツプフロツプ３８，３９のリセ
ツト端子に印加されている。 第５図に示したインバース補正回路の動作の概
要を簡単に説明すると、いま、プログラム端子
Ｄ，Ｃ，Ｂ，Ａに〔0011〕なる数値が印加されて
いるものとすると、出力端子Ｅの出力が“Ｈ”に
なつた時点でフリツプフロツプ２７，２８，２
９，３０，３１，３２，４０，４１，４２，４
３，４４，４５の出力がすべて“０”にリセツト
され、４入力NANDゲート４６の出力４８ａは
“Ｈ”となる。 このとき、ANDゲート３３，３４，３５，３
６の出力はすべて“Ｌ”であり、NORゲート３
７の出力３７ａは“Ｈ”になつているので、
NANDゲート４９の出力４９ａは“Ｈ”であり
ANDゲート５０の出力５０ａは“Ｌ”になつて
いる。 この状態でＸ端子に第６図Ｘに示すようなクロ
ツクパルスが印加されるものとすると、フリツプ
フロツプ２７，２８，２９，３０の出力、Q1お
よび１，Q2および２，Q3および３，Q4お
よび４は第６図Q1，１，Q2，２，Q3，
３，Q4，４の如く変化し、端子Ｄ，Ｃ，Ｂ，
Ａに印加されている数値が〔0011〕のときには、
フリツプフロツプ３２，３１，３０，２９の出力
（反転出力）６，５，４，３が〔1100〕
のとき、EX−ORゲート５１，５２，５３，５４
の出力はすべて“Ｈ”となり、NANDゲート４８
の出力４８ａは“Ｈ”から“Ｌ”に移行する。 また、このときANDゲート３３の出力も
“Ｈ”になるのでNORゲート３７の出力３７ａも
“Ｈ”から“Ｌ”に移行する。 NORゲート３７が“Ｈ”から“Ｌ”に移行す
るとフリツプフロツプ３８，３９による第２カウ
ンタはカウントを開始し、クロツクパルスが３個
入つた時点でNANDゲート４７の出力は“Ｈ”か
ら“Ｌ”に移行する。 さて、第３カウンタを構成するフリツプフロツ
プ４２にはNANDゲート４８の出力４８ａが
“Ｈ”になつている期間だけANDゲート５５，
ORゲート５６を通して第６図５５ａに示すよう
なフリツプフロツプ２８の出力パルスが印加さ
れ、一方、ANDゲート５０の出力５０ａはずつ
と“Ｌ”の状態を維持したままであるが、端子
Ｋ，Ｊ，Ｉ，Ｈ，Ｇ，Ｆに現われる数値は、
〔001100〕となる。 つぎに、端子Ｄ，Ｃ，Ｂ，Ａに〔0100〕なる指
令値が印加された場合について説明すると、フリ
ツプフロツプ２７，２８，２９，３０，３１の出
力Q1および１，Q2および２，Q3および
３，Q4および４，Q5および５の出力は第７
図Q1，１，Q2，２，Q3，３，Q1，４，
Q5，５如く変化し、６，５，４，３
が〔1011〕となつた時点でNANDゲート４８の出
力４８ａが“Ｈ”から“Ｌ”に移行し、一方、
Q6，Q5，Q4，Q3が〔0011〕になつた瞬間にAND
ゲート３３の出力が“Ｈ”になるから同時に
NORゲート３７の出力３７ａも“Ｈ”から
“Ｌ”に移行し、Q6，Q5，Q4，Q3が〔0100〕に
なると再び“Ｌ”から“Ｈ”に戻る。 また、NORゲート３７の出力３７ａが“Ｌ”
に移行するとフリツプフロツプ３８，３９による
第２カウンタはカウントを開始し、３個のクロツ
クパルスをカウントした時点でフリツプフロツプ
３９，３８の出力Q8，Q7が〔11〕になるから
NANDゲート４９の出力４９ａは“Ｈ”から
“Ｌ”に移行し、NORゲート３７の出力３７ａが
“Ｈ”になつた時点でQ8，Q7が〔00〕になつて、
前記NANDゲート４９の出力４９ａは再び“Ｌ”
から“Ｈ”に戻る。 さて、第３カウンタの初段を構成するフリツプ
フロツプ４０にはNANDゲート４８の出力４８ａ
の“Ｈ”レベル区間，NANDゲート４９の出力４
９ａの“Ｈ”レベル区間，NORゲート３７の出
力３７ａの“Ｌ”レベル区間が重なつた区間だ
け、Ｘ端子に印加されるクロツクパルスの反転信
号が印加され、ANDゲート５０の出力５０ａは
第７図５０ａの如くなる。 一方、第３カウンタを構成する３段目のフリツ
プフロツプ４２にはNANDゲート４８の出力４８
ａの“Ｈ”レベル区間，NORゲート３７の出力
〓〓〓〓
３７ａの“Ｈ”レベル区間が重なつた区間だけ、
ANDゲート５５，ORゲート５６を介して第７図
５５ａのようなパルスが印加される。 したがつて、端子Ｄ，Ｃ，Ｂ，Ａに〔0100〕な
る指令値が印加されたとき、端子Ｋ，Ｊ，Ｉ，
Ｈ，Ｇ，Ｆに現われる出力は〔001111〕となる。 全く同様にして端子Ｄ，Ｃ，Ｂ，Ａに〔1010〕
なる指令値が印加されたときには、第５図の各部
の信号波形は第８図の如く変化して端子Ｋ，Ｊ，
Ｉ，Ｈ，Ｇ，Ｆに現われる出力は〔100100〕とな
る。 尚、第８図３７ａの信号波形上に記した３７Ｘ
の微分パルスはNORゲート３７の出力３７ａに
は現われないが、ORゲート４７の出力のなかに
現われてフリツプフロツプ３８，３９をリセツト
するものである。 このように第５図に示したインバース補正回路
においても第３図に示したインバース補正回路と
同様に指令値に対する補正値の関係は第２表の様
になり、全く同じ機能を有する。 第３図と第５図を比較すると、第５図の回路の
方がはるかに複雑になつているが、第５図の回路
ではプログラム信号の種類が増加してもANDゲ
ート３３，３４，３５，３６，NORゲート３７
の部分のゲート数が若干増加するだけであるのに
対して、第３図の回路ではほぼプログラム信号の
種類に比例してゲート数が増加するため、プログ
ラム信号の種類が比較的多い場合には第５図のイ
ンバース補正回路を用いる方が有利になる。 ところで、第５図に示したインバース補正回路
は、プログラム端子Ｄ，Ｃ，Ｂ，Ａに印加された
数値を４倍して分周比設定端子Ｋ，Ｊ，Ｉ，Ｈ，
Ｇ，Ｆにアウトプツトするものであるが、プログ
ラム信号の数値がANDゲート３３，３４，３
５，３６によつてあらかじめ定められた一定値を
越える毎にプログラム信号の数値を４倍した値か
ら〔100〕を減算し、その代わりに〔011〕を加算
していることになる。 この減算および加算器はフリツプフロツプ３
８，３９による第２カウンタ、フリツプフロツプ
４０，４１，４２，４３，４４，４５による第３
カウンタおよびNANDゲート４８，４９，，AND
ゲート５０，５５，ORゲート５６などによつて
構成している訳であるが、これらの減算器および
加算器はカウンタ回路によつて構成しなくとも通
常の論理的な（ロジカルな）加算器あるいは減算
器によつて構成出来ることは言うまでもない。 以上に示したように本発明のデイジタル周波数
シンセサイザは、基準周波数発生器１９と、前記
基準周波数発生器の出力信号を分周するプログラ
マブル分周器２５と、前記プログラマブル分周器
の出力周波数の幾通りかの設定値（説明では指令
値という表現を用いた。）が中心値に対する変化
率で与えられる入力端子Ａ〜Ｄと、前記設定値の
変化に対して前記プログラマブル分周器の出力周
波数が略等間隔で変化するように、前記設定値が
あらかじめ定められた値を越える毎に前記設定値
に一定値を加算あるいは減算して補正したうえで
プログラム値として前記プログラマブル分周器に
供給する補正回路（第３図あるいは第５図に示し
たインバース補正回路）を備えたことを特徴とす
るもので、設定値とプログラマブル分周器の出力
周波数の変化率がほぼ一対一で対応し、出力周波
数の変化率のリニアリテイがきわめて良好な装置
を純デイジタル構成で実現することができ、大な
る効果を奏する。
タル周波数シンセサイザでは、等間隔で変化する
プログラム信号（指令値）を、前記プログラム信
号に応じてプログラマブル分周器の出力周波数が
等間隔で変化するようにインバース補正したのち
に前記プログラマブル分周器の分周比設定端子に
印加しているために、必要とされる精度内で出力
周波数を等間隔変化させ得ることがわかる。 例えば、従来の第１図の装置では、出力周波数
を中心値（いまの例では第１表からもわかるよう
に1kHzとなる。）に対する変化率を表わす指令値
が10進数の〓10〓であつたとき出力周波数の変化
量は、〓＋11，11％〓で本来変化すべき値の〓＋
10.00％〓に対して〓＋1.11％〓の誤を伴なつて
いるが、本発明の第２図，第３図の装置では指令
値が〓10〓であつたとき出力周波数の変化量は、
〓＋9.890％〓で、誤差は〓−0.11％〓で、従来装
置の10分の１になつている。 第４図は、10進数で表わした指令値に対する出
力周波数の誤差の大きさを示したもので、実線
が、本発明による第２図の装置の場合で、破線が
従来装置の場合である。 第４図を見れば、従来装置では指令値を大きく
する程誤差が急激に増加していくのに対して、第
２図および第３図の装置では、指令値が大きくな
つても、誤差はほぼ〓±0.1％〓の範囲内に維持
されることがわかる。 尚、本発明の装置では必要に応じてプログラマ
ブル分周器を構成するフリツプフロツプの段数を
増加させて、絶対的な分周比を小さくする（第２
図の実施例では分周比が400分の１であるが必要
に応じて、1000分の１，10000分の１などにす
る。）ことによつて誤差をさらに小さくすること
も出来るし、反対に、もう少し大きな誤差を許容
してフリツプフロツプの段数を従来例と同じ段数
にまで減少させることも出来る。 さらに、第２図の装置では、出力周波数を基準
値から増加させる場合の回路接続を示している
が、例えば、プログラム端子に印加される指令値
インバータを介してインバース補正回路２６に印
加することなどにより、出力周波数を基準値から
減少させることも出来る。 ところで、第２図のインバース補正回路２６と
して第３図に示したゲード回路によるコードコン
バータを用いる場合には、プログラム信号の種類
が少ない場合には問題ないが、例えば出力周波数
を〓0.1％〓ステツプで〓±10％〓変化させたい
場合には200種類のプログラム信号に対して、200
種類のインバース補正信号をアウトプツトする必
要があり、このような場合にはプログラム信号を
直接分周比設定信号に変換する方法よりも、第５
図に示すように、プログラム信号の数値があらか
じめ定められた値を越える毎に前記数値に一定値
を加算あるいは減算して、その演算出力を分周比
設定信号とする加算器あるいは減算器によつてイ
ンバース補正回路を構成した方が回路構成が簡単
になる。 第５図において、端子Ａ，Ｂ，Ｃ，Ｄ，Ｅ，
Ｆ，Ｇ，Ｈ，Ｉ，Ｊ，Ｋ，Ｘはそれぞれ、第２図
の同一記号の端子に接続される端子であり、フリ
ツプフロツプ２７，２８，２９，３０，３１，３
２による第１カウンタはプログラム端子Ｄ，Ｃ，
Ｂ，Ａに印加される指令値を再カウントするもの
であり、ANDゲート３３，３４，３５，３６，
NORゲート３７によつて前記第１カウンタのカ
ウント値があらかじめ定められた一定値を越える
毎にフリツプフロツプ３８，３９による第２カウ
ンタおよびフリツプフロツプ４０，４１，４２，
〓〓〓〓
４３，４４，４５による第３カウンタに演算指令
を送るものである。 尚、ANDゲート３６の出力が印加されるAND
ゲート４６，インバータ４７は前記ANDゲート
３６の出力の立ち上がり時に正方向の微分パルス
を発生させる回路を構成しており、その出力は
ORゲート４７によつてNORゲート３７の出力と
合成されて、フリツプフロツプ３８，３９のリセ
ツト端子に印加されている。 第５図に示したインバース補正回路の動作の概
要を簡単に説明すると、いま、プログラム端子
Ｄ，Ｃ，Ｂ，Ａに〔0011〕なる数値が印加されて
いるものとすると、出力端子Ｅの出力が“Ｈ”に
なつた時点でフリツプフロツプ２７，２８，２
９，３０，３１，３２，４０，４１，４２，４
３，４４，４５の出力がすべて“０”にリセツト
され、４入力NANDゲート４６の出力４８ａは
“Ｈ”となる。 このとき、ANDゲート３３，３４，３５，３
６の出力はすべて“Ｌ”であり、NORゲート３
７の出力３７ａは“Ｈ”になつているので、
NANDゲート４９の出力４９ａは“Ｈ”であり
ANDゲート５０の出力５０ａは“Ｌ”になつて
いる。 この状態でＸ端子に第６図Ｘに示すようなクロ
ツクパルスが印加されるものとすると、フリツプ
フロツプ２７，２８，２９，３０の出力、Q1お
よび１，Q2および２，Q3および３，Q4お
よび４は第６図Q1，１，Q2，２，Q3，
３，Q4，４の如く変化し、端子Ｄ，Ｃ，Ｂ，
Ａに印加されている数値が〔0011〕のときには、
フリツプフロツプ３２，３１，３０，２９の出力
（反転出力）６，５，４，３が〔1100〕
のとき、EX−ORゲート５１，５２，５３，５４
の出力はすべて“Ｈ”となり、NANDゲート４８
の出力４８ａは“Ｈ”から“Ｌ”に移行する。 また、このときANDゲート３３の出力も
“Ｈ”になるのでNORゲート３７の出力３７ａも
“Ｈ”から“Ｌ”に移行する。 NORゲート３７が“Ｈ”から“Ｌ”に移行す
るとフリツプフロツプ３８，３９による第２カウ
ンタはカウントを開始し、クロツクパルスが３個
入つた時点でNANDゲート４７の出力は“Ｈ”か
ら“Ｌ”に移行する。 さて、第３カウンタを構成するフリツプフロツ
プ４２にはNANDゲート４８の出力４８ａが
“Ｈ”になつている期間だけANDゲート５５，
ORゲート５６を通して第６図５５ａに示すよう
なフリツプフロツプ２８の出力パルスが印加さ
れ、一方、ANDゲート５０の出力５０ａはずつ
と“Ｌ”の状態を維持したままであるが、端子
Ｋ，Ｊ，Ｉ，Ｈ，Ｇ，Ｆに現われる数値は、
〔001100〕となる。 つぎに、端子Ｄ，Ｃ，Ｂ，Ａに〔0100〕なる指
令値が印加された場合について説明すると、フリ
ツプフロツプ２７，２８，２９，３０，３１の出
力Q1および１，Q2および２，Q3および
３，Q4および４，Q5および５の出力は第７
図Q1，１，Q2，２，Q3，３，Q1，４，
Q5，５如く変化し、６，５，４，３
が〔1011〕となつた時点でNANDゲート４８の出
力４８ａが“Ｈ”から“Ｌ”に移行し、一方、
Q6，Q5，Q4，Q3が〔0011〕になつた瞬間にAND
ゲート３３の出力が“Ｈ”になるから同時に
NORゲート３７の出力３７ａも“Ｈ”から
“Ｌ”に移行し、Q6，Q5，Q4，Q3が〔0100〕に
なると再び“Ｌ”から“Ｈ”に戻る。 また、NORゲート３７の出力３７ａが“Ｌ”
に移行するとフリツプフロツプ３８，３９による
第２カウンタはカウントを開始し、３個のクロツ
クパルスをカウントした時点でフリツプフロツプ
３９，３８の出力Q8，Q7が〔11〕になるから
NANDゲート４９の出力４９ａは“Ｈ”から
“Ｌ”に移行し、NORゲート３７の出力３７ａが
“Ｈ”になつた時点でQ8，Q7が〔00〕になつて、
前記NANDゲート４９の出力４９ａは再び“Ｌ”
から“Ｈ”に戻る。 さて、第３カウンタの初段を構成するフリツプ
フロツプ４０にはNANDゲート４８の出力４８ａ
の“Ｈ”レベル区間，NANDゲート４９の出力４
９ａの“Ｈ”レベル区間，NORゲート３７の出
力３７ａの“Ｌ”レベル区間が重なつた区間だ
け、Ｘ端子に印加されるクロツクパルスの反転信
号が印加され、ANDゲート５０の出力５０ａは
第７図５０ａの如くなる。 一方、第３カウンタを構成する３段目のフリツ
プフロツプ４２にはNANDゲート４８の出力４８
ａの“Ｈ”レベル区間，NORゲート３７の出力
〓〓〓〓
３７ａの“Ｈ”レベル区間が重なつた区間だけ、
ANDゲート５５，ORゲート５６を介して第７図
５５ａのようなパルスが印加される。 したがつて、端子Ｄ，Ｃ，Ｂ，Ａに〔0100〕な
る指令値が印加されたとき、端子Ｋ，Ｊ，Ｉ，
Ｈ，Ｇ，Ｆに現われる出力は〔001111〕となる。 全く同様にして端子Ｄ，Ｃ，Ｂ，Ａに〔1010〕
なる指令値が印加されたときには、第５図の各部
の信号波形は第８図の如く変化して端子Ｋ，Ｊ，
Ｉ，Ｈ，Ｇ，Ｆに現われる出力は〔100100〕とな
る。 尚、第８図３７ａの信号波形上に記した３７Ｘ
の微分パルスはNORゲート３７の出力３７ａに
は現われないが、ORゲート４７の出力のなかに
現われてフリツプフロツプ３８，３９をリセツト
するものである。 このように第５図に示したインバース補正回路
においても第３図に示したインバース補正回路と
同様に指令値に対する補正値の関係は第２表の様
になり、全く同じ機能を有する。 第３図と第５図を比較すると、第５図の回路の
方がはるかに複雑になつているが、第５図の回路
ではプログラム信号の種類が増加してもANDゲ
ート３３，３４，３５，３６，NORゲート３７
の部分のゲート数が若干増加するだけであるのに
対して、第３図の回路ではほぼプログラム信号の
種類に比例してゲート数が増加するため、プログ
ラム信号の種類が比較的多い場合には第５図のイ
ンバース補正回路を用いる方が有利になる。 ところで、第５図に示したインバース補正回路
は、プログラム端子Ｄ，Ｃ，Ｂ，Ａに印加された
数値を４倍して分周比設定端子Ｋ，Ｊ，Ｉ，Ｈ，
Ｇ，Ｆにアウトプツトするものであるが、プログ
ラム信号の数値がANDゲート３３，３４，３
５，３６によつてあらかじめ定められた一定値を
越える毎にプログラム信号の数値を４倍した値か
ら〔100〕を減算し、その代わりに〔011〕を加算
していることになる。 この減算および加算器はフリツプフロツプ３
８，３９による第２カウンタ、フリツプフロツプ
４０，４１，４２，４３，４４，４５による第３
カウンタおよびNANDゲート４８，４９，，AND
ゲート５０，５５，ORゲート５６などによつて
構成している訳であるが、これらの減算器および
加算器はカウンタ回路によつて構成しなくとも通
常の論理的な（ロジカルな）加算器あるいは減算
器によつて構成出来ることは言うまでもない。 以上に示したように本発明のデイジタル周波数
シンセサイザは、基準周波数発生器１９と、前記
基準周波数発生器の出力信号を分周するプログラ
マブル分周器２５と、前記プログラマブル分周器
の出力周波数の幾通りかの設定値（説明では指令
値という表現を用いた。）が中心値に対する変化
率で与えられる入力端子Ａ〜Ｄと、前記設定値の
変化に対して前記プログラマブル分周器の出力周
波数が略等間隔で変化するように、前記設定値が
あらかじめ定められた値を越える毎に前記設定値
に一定値を加算あるいは減算して補正したうえで
プログラム値として前記プログラマブル分周器に
供給する補正回路（第３図あるいは第５図に示し
たインバース補正回路）を備えたことを特徴とす
るもので、設定値とプログラマブル分周器の出力
周波数の変化率がほぼ一対一で対応し、出力周波
数の変化率のリニアリテイがきわめて良好な装置
を純デイジタル構成で実現することができ、大な
る効果を奏する。
第１図は従来のデイジタル周波数シンセサイザ
の一例を示す回路結線図、第２図は本発明の一実
施例におけるデイジタル周波数シンセサイザの回
路結線図、第３図はインバース補正回路の一構成
例を示す回路結線図、第４図は本発明装置の効果
を示すための指令値に対する出力誤差の変化図、
第５図はインバース補正回路の別の構成例を示す
回路結線図、第６図，第７図，第８図は第５図の
インバース補正回路の動作を説明するための各部
の信号波形図である。 １９……基準周波数発生器、２５……プログラ
マブル分周器、２６……インバース補正回路。 〓〓〓〓
の一例を示す回路結線図、第２図は本発明の一実
施例におけるデイジタル周波数シンセサイザの回
路結線図、第３図はインバース補正回路の一構成
例を示す回路結線図、第４図は本発明装置の効果
を示すための指令値に対する出力誤差の変化図、
第５図はインバース補正回路の別の構成例を示す
回路結線図、第６図，第７図，第８図は第５図の
インバース補正回路の動作を説明するための各部
の信号波形図である。 １９……基準周波数発生器、２５……プログラ
マブル分周器、２６……インバース補正回路。 〓〓〓〓
Claims (1)
- １ 基準周波数発生器と、前記基準周波数発生器
の出力信号を分周するプログラマブル分周器と、
前記プログラマブル分周器の出力周波数の幾通り
かの設定値が中心値に対する変化率で与えられる
入力端子と、前記設定値の変化に対して前記プロ
グラマブル分周器の出力周波数が略等間隔で変化
するように、前記設定値があらかじめ定められた
値を越える毎に前記設定値に一定値を加算あるい
は減算して補正したうえでプログラム値として前
記プログラマブル分周器に供給する補正回路を具
備してなるデイジタル周波数シンセサイザ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12853677A JPS5461448A (en) | 1977-10-25 | 1977-10-25 | Digital frequency synthesizer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12853677A JPS5461448A (en) | 1977-10-25 | 1977-10-25 | Digital frequency synthesizer |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5461448A JPS5461448A (en) | 1979-05-17 |
| JPS6111490B2 true JPS6111490B2 (ja) | 1986-04-03 |
Family
ID=14987172
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12853677A Granted JPS5461448A (en) | 1977-10-25 | 1977-10-25 | Digital frequency synthesizer |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5461448A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5986924A (ja) * | 1982-11-10 | 1984-05-19 | Matsushita Electric Ind Co Ltd | カウンタ装置 |
| NL8800390A (nl) * | 1988-02-17 | 1989-09-18 | Philips Nv | Tellerschakeling met foutendetectie, alsmede schakeling bevattende zo een tellerschakeling. |
-
1977
- 1977-10-25 JP JP12853677A patent/JPS5461448A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5461448A (en) | 1979-05-17 |
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