JPS5986924A - カウンタ装置 - Google Patents
カウンタ装置Info
- Publication number
- JPS5986924A JPS5986924A JP57198110A JP19811082A JPS5986924A JP S5986924 A JPS5986924 A JP S5986924A JP 57198110 A JP57198110 A JP 57198110A JP 19811082 A JP19811082 A JP 19811082A JP S5986924 A JPS5986924 A JP S5986924A
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- Japan
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
- H03K23/64—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two
- H03K23/66—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two with a variable counting base, e.g. by presetting or by adding or suppressing pulses
Landscapes
- Manipulation Of Pulses (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はカウンタ装置の中でも、特にバイナリ−カウン
タのバイナリ−出力が所定の組み合わせになったことを
検出できるものに関する。
タのバイナリ−出力が所定の組み合わせになったことを
検出できるものに関する。
従来例の構成とその問題点
従来、この種のカウンタ装置は第１図に示すように構成
されている。（１） （２） （３） （４） ｆ５）
（ａ）はそれぞ第１セット機能を有するフリップフロ
ップで、各単位ステージを縦続接続してパイナリーダウ
ンカウンタＡを構成している。（７） （８） （９＞
（ＬＯ（１１） ＩＬ！ｒは各単位ステージのデータ
端子りに接続されたプログラム端子で、各ビットのプロ
グラム値が印加される。０は最下位ビット（ＬＳＢ）の
フリップフロップ（至）のクロ・ツク端子ＣＬに接続さ
れたクロック信号入力端子、α４はそれぞれのフリップ
フロップ（１）〜（６）のセット端子Ｓに接続された共
通のセット信号入力端子、（ロ）はカウント値検出出力
端子、σ炒はカウンタのバイナリ−出力が所定の組み合
わせになったことを検出する検出ゲートで、ここではＮ
ＡＮＤゲートから成っており、検出すべきバイナリ−田
刀に従って各単位ステージの出力がゲート入力に接続さ
れて、ゲート出力が前記カウンタ値検出出力端子（ハ）
に接続されている。
されている。（１） （２） （３） （４） ｆ５）
（ａ）はそれぞ第１セット機能を有するフリップフロ
ップで、各単位ステージを縦続接続してパイナリーダウ
ンカウンタＡを構成している。（７） （８） （９＞
（ＬＯ（１１） ＩＬ！ｒは各単位ステージのデータ
端子りに接続されたプログラム端子で、各ビットのプロ
グラム値が印加される。０は最下位ビット（ＬＳＢ）の
フリップフロップ（至）のクロ・ツク端子ＣＬに接続さ
れたクロック信号入力端子、α４はそれぞれのフリップ
フロップ（１）〜（６）のセット端子Ｓに接続された共
通のセット信号入力端子、（ロ）はカウント値検出出力
端子、σ炒はカウンタのバイナリ−出力が所定の組み合
わせになったことを検出する検出ゲートで、ここではＮ
ＡＮＤゲートから成っており、検出すべきバイナリ−田
刀に従って各単位ステージの出力がゲート入力に接続さ
れて、ゲート出力が前記カウンタ値検出出力端子（ハ）
に接続されている。
以上のように構成された従来のカウンタ装置についてそ
の動作を以下に説明する。例えばプログラム値が２進数
でＭＳＢ側からＬＳＢ側に向って（０００１１１）であ
ったと−すると、この値からダウンカウントが行なわれ
て、検出ゲートａ→のゲート入力を第１図のように設定
すると、カウンタの出力が（１１０１００）になった時
点で検出グー６０時が出力信号を発圧する。
の動作を以下に説明する。例えばプログラム値が２進数
でＭＳＢ側からＬＳＢ側に向って（０００１１１）であ
ったと−すると、この値からダウンカウントが行なわれ
て、検出ゲートａ→のゲート入力を第１図のように設定
すると、カウンタの出力が（１１０１００）になった時
点で検出グー６０時が出力信号を発圧する。
しかしながら、この第１図のような構成では、各単位ス
テージの出力の全てを用いて検出ゲートαＱが所定のバ
イナリ−出力になったことを検出しているので、検出ゲ
ートαりの入力端子は単位ステージの数だけ必要となる
。同様に、各単位ステージと検出ゲートα・の入力端子
を結ぶ配線も同様の本数だけ必要となる。特に検出すべ
きバイナリ−出力が複数個ある場合、配線本数は、 配線本数＝（単位ステージの段数）×（検出するバイナ
リ−出力数） で表わされる。従って、数桁の検出を行う場合には本数
が多く、集積回路においては問題となる。
テージの出力の全てを用いて検出ゲートαＱが所定のバ
イナリ−出力になったことを検出しているので、検出ゲ
ートαりの入力端子は単位ステージの数だけ必要となる
。同様に、各単位ステージと検出ゲートα・の入力端子
を結ぶ配線も同様の本数だけ必要となる。特に検出すべ
きバイナリ−出力が複数個ある場合、配線本数は、 配線本数＝（単位ステージの段数）×（検出するバイナ
リ−出力数） で表わされる。従って、数桁の検出を行う場合には本数
が多く、集積回路においては問題となる。
また、検出ゲート０１Ｇの入力端子が増加すると、第２
図のように、多入力ゲートＧ１のみで前記検出ゲートσ
Ｑを構成することが困難となり、ゲートＧ２ ｅａ、、
Ｇ３から成る多段構成のゲート回路が必要・となる。そ
のため、検出に必要な素子数が増加すると共に、検出す
べきバイナリ−出力になってから検出ゲート（ト）が検
出信号を出力するまでの遅延時間も長くなるものである
。
図のように、多入力ゲートＧ１のみで前記検出ゲートσ
Ｑを構成することが困難となり、ゲートＧ２ ｅａ、、
Ｇ３から成る多段構成のゲート回路が必要・となる。そ
のため、検出に必要な素子数が増加すると共に、検出す
べきバイナリ−出力になってから検出ゲート（ト）が検
出信号を出力するまでの遅延時間も長くなるものである
。
発明の目的
本発明はカウンタのバイナリ−田方値をより少ない配線
数や素子数で検出することができるカウンタ装置を提供
することを目的とする。
数や素子数で検出することができるカウンタ装置を提供
することを目的とする。
発明の構成
本発明のカウンタ装置は、セット機能を有するフリップ
フロップを単位ステージとして、この単位ステージをＮ
個（Ｎ＞２）縦続接続してなるバイナリ−ダウンカウン
タと、前記バイナリ−ダウンカウンタの検出すべきバイ
ナリ−出力のうちの“１″となるＭ個（Ｍ＞１）の単位
ステージの最上位ビットに最も近い単位ステージを含む
Ｌ個（１≦Ｌ＜Ｍ）の単位ステージの出力ならびに前記
検出すべきバイナリ−出力のうちのＩゞ□ ｊｊとなる
単位ステージの田方の全てが入力に接続された検出ゲー
トを設け、検出ゲートの出力を検出用カとしたことを特
徴とする。
フロップを単位ステージとして、この単位ステージをＮ
個（Ｎ＞２）縦続接続してなるバイナリ−ダウンカウン
タと、前記バイナリ−ダウンカウンタの検出すべきバイ
ナリ−出力のうちの“１″となるＭ個（Ｍ＞１）の単位
ステージの最上位ビットに最も近い単位ステージを含む
Ｌ個（１≦Ｌ＜Ｍ）の単位ステージの出力ならびに前記
検出すべきバイナリ−出力のうちのＩゞ□ ｊｊとなる
単位ステージの田方の全てが入力に接続された検出ゲー
トを設け、検出ゲートの出力を検出用カとしたことを特
徴とする。
実施例の説明
以下本発明の一実施例を図面に基づいて説明する。なお
、第１図と同一のものには同一符号を付けてその説明を
省く。
、第１図と同一のものには同一符号を付けてその説明を
省く。
第８図と第１図とでは次の点が異なる。第８図では、検
出ゲートＱｅｊの入力端子に、例えば検出すべきバイナ
リ−値がＭ Ｓ Ｂ 倶１からＬ Ｓ Ｂ （Ｆｉｌに
向って（１１０１００）（７）場合、論理レベルゞ゛０
”となる単位ス −テークの全ての反転出力としてフリ
ップフロップ（ｉ） ｆ２） （４）の各出力σと、論
理レベル゛′１″となる単位ステージのうちの最も上位
ビットの単位ステージの非反転出力としてフリップフロ
ップ（６）の出力Ｑとの合計４本が接続されており、フ
リップフロップ（３） １５）と検出ゲートαｉとは接
続されていない。
出ゲートＱｅｊの入力端子に、例えば検出すべきバイナ
リ−値がＭ Ｓ Ｂ 倶１からＬ Ｓ Ｂ （Ｆｉｌに
向って（１１０１００）（７）場合、論理レベルゞ゛０
”となる単位ス −テークの全ての反転出力としてフリ
ップフロップ（ｉ） ｆ２） （４）の各出力σと、論
理レベル゛′１″となる単位ステージのうちの最も上位
ビットの単位ステージの非反転出力としてフリップフロ
ップ（６）の出力Ｑとの合計４本が接続されており、フ
リップフロップ（３） １５）と検出ゲートαｉとは接
続されていない。
第４図は第３図のタイムチャートで、（１８ａ）はクロ
ック信号入力端子Ｑ３に供給されるクロック信号、（Ｉ
Ｑ） 、（２Ｑ）、（８Ｑ） 、 （４Ｑ） 、（５Ｑ
）、（６Ｑ）は各単位ステージのフリップフロップ（１
）〜（６）の出力Ｑの信号、（１４ａ）はセット信号入
力端子α→に供給されるセット信号、（１５ａ）は検出
ゲート（ト）の出力信号である。
ック信号入力端子Ｑ３に供給されるクロック信号、（Ｉ
Ｑ） 、（２Ｑ）、（８Ｑ） 、 （４Ｑ） 、（５Ｑ
）、（６Ｑ）は各単位ステージのフリップフロップ（１
）〜（６）の出力Ｑの信号、（１４ａ）はセット信号入
力端子α→に供給されるセット信号、（１５ａ）は検出
ゲート（ト）の出力信号である。
時刻ｔｏ以前にセット信号入力端子Ｏ→が論理レベル＋
（Ｈ”で、各単位ステージにプリセットデータとしてＭ
ＳＢ側からＩ−Ｓ Ｂ側に向って（０００１１１）がセ
ットされているものとすると、検出ゲートＱ→のゲート
出力の出力波形（１５ａ）は論理レベル“Ｈ”となって
いる。そして、セット信号入力端子ａ＜のセット信号（
１４ａ）が論理レベル”Ｈ”から”Ｌ”に反転すると、
カウンタはクロック信号をダウンカウントする。
（Ｈ”で、各単位ステージにプリセットデータとしてＭ
ＳＢ側からＩ−Ｓ Ｂ側に向って（０００１１１）がセ
ットされているものとすると、検出ゲートＱ→のゲート
出力の出力波形（１５ａ）は論理レベル“Ｈ”となって
いる。そして、セット信号入力端子ａ＜のセット信号（
１４ａ）が論理レベル”Ｈ”から”Ｌ”に反転すると、
カウンタはクロック信号をダウンカウントする。
ＲＮｔｔにカウンタのバイナリ−出力がＣｌｌ０ＩＱＯ
）となると、検出ゲートｑｆｊの出力レベルは”Ｌ”レ
ベルとなり、検出信号を出力する。時刻ｔ２にカウンタ
のバイナリ−出力が（１１ｏｏ４１）となると検出ゲー
トαＱの出力レベルは“Ｈ”レベルに復帰し５て、検出
が終了したことになる。検出ゲートα炒の出力は出力を
検出しない単位ステージがあるため、時刻ｔ３ｔ ｔｓ
、 ｔ、において同様にＬ”レベルとなり、時刻ｔ４
ｔ ｔ６＋ ｊ８において“Ｈ”レベルとなる。従っ
て、検出ゲートａ傍は４回検出信号を出力することにな
り、検出すべきバイナリ−出力値以外のバイナリ−出力
値においても、検出信号を出力している。しがし、パイ
ナリーグウンカウンタ（３）にデータがプリセットされ
た後、検出ゲートαりが最初に検出信号を出力するのは
時刻ｔ１であり、そのときのバイナリ−ダウンカウンタ
（５）のバイナリ−出力は、検出すべきバイナリ−値の
（１１０１００）になっている。
）となると、検出ゲートｑｆｊの出力レベルは”Ｌ”レ
ベルとなり、検出信号を出力する。時刻ｔ２にカウンタ
のバイナリ−出力が（１１ｏｏ４１）となると検出ゲー
トαＱの出力レベルは“Ｈ”レベルに復帰し５て、検出
が終了したことになる。検出ゲートα炒の出力は出力を
検出しない単位ステージがあるため、時刻ｔ３ｔ ｔｓ
、 ｔ、において同様にＬ”レベルとなり、時刻ｔ４
ｔ ｔ６＋ ｊ８において“Ｈ”レベルとなる。従っ
て、検出ゲートａ傍は４回検出信号を出力することにな
り、検出すべきバイナリ−出力値以外のバイナリ−出力
値においても、検出信号を出力している。しがし、パイ
ナリーグウンカウンタ（３）にデータがプリセットされ
た後、検出ゲートαりが最初に検出信号を出力するのは
時刻ｔ１であり、そのときのバイナリ−ダウンカウンタ
（５）のバイナリ−出力は、検出すべきバイナリ−値の
（１１０１００）になっている。
゛つて、最初の検出信号出方がパイナリーグウンカウン
タ（８）が検出すべきバイナリ−出力になった
′ことをあられしているので、前記検出ゲートαＱの出
力をもとにシーケンシャルな動作を行なわせることによ
り、実用上の弊害は何ら生じない。
タ（８）が検出すべきバイナリ−出力になった
′ことをあられしているので、前記検出ゲートαＱの出
力をもとにシーケンシャルな動作を行なわせることによ
り、実用上の弊害は何ら生じない。
上記実施例では、検出ゲートαりの入力端子へは、検出
すべきバイナリ−出刃のうちのｔ１″となる単位ステー
ジのうちの最もＭＳＢ側の単位ステージの非反転出力と
、検出すべきバイナリ−出力のうちの“０”となる単位
ステージの反転出力の全てとを供給したが、これは検出
すべきバイナリ−出方のうちの１１”となる単位ステー
ジのうちの最もＭＳＢ側の単位ステージの反転出力と、
検出すべきバイナリ−出方のうちの“０”となる単位ス
テージの非反転出力の全てとを供給しても同様である。
すべきバイナリ−出刃のうちのｔ１″となる単位ステー
ジのうちの最もＭＳＢ側の単位ステージの非反転出力と
、検出すべきバイナリ−出力のうちの“０”となる単位
ステージの反転出力の全てとを供給したが、これは検出
すべきバイナリ−出方のうちの１１”となる単位ステー
ジのうちの最もＭＳＢ側の単位ステージの反転出力と、
検出すべきバイナリ−出方のうちの“０”となる単位ス
テージの非反転出力の全てとを供給しても同様である。
また上記実施例では、検出すべきバイナリ−出力のうち
の°ゝ１”となる単位ステージの出力は、最もＭＳＢ側
の単位ステージの田刀を検出ゲートａＩ３の入力端子に
接続したが、これは最もＭＳＢＩ）の単位ステージの出
力を含むその他のｔ１”の単位ステージの出力をＬ値検
出ゲー１− Ｏｆｌに供給することもできるが、この数
りは“１”の単位ステージの数をＭ個とした場合、１≦
Ｌ＜Ｍである。
の°ゝ１”となる単位ステージの出力は、最もＭＳＢ側
の単位ステージの田刀を検出ゲートａＩ３の入力端子に
接続したが、これは最もＭＳＢＩ）の単位ステージの出
力を含むその他のｔ１”の単位ステージの出力をＬ値検
出ゲー１− Ｏｆｌに供給することもできるが、この数
りは“１”の単位ステージの数をＭ個とした場合、１≦
Ｌ＜Ｍである。
発明の効果
以上説明のように本発明のカウンタ装置によると、次の
ような効果が得られる。
ような効果が得られる。
■ 従来のものでは単位ステージの全ての出方と検出ゲ
ートの入力とを接続する必要があるが、本発明では検出
すべきバイナリ−値に応じて全ての単位ステージの出力
でない所定のものだけを検出ゲートの入力に接続するこ
とにより検出できるため、配線本数が少なくて済む。
ートの入力とを接続する必要があるが、本発明では検出
すべきバイナリ−値に応じて全ての単位ステージの出力
でない所定のものだけを検出ゲートの入力に接続するこ
とにより検出できるため、配線本数が少なくて済む。
■ また検出ゲートは入力端子数が従来のものに比べて
少なくて済むため、検出に必要な素子数が少なくて済み
、検出する時に生じる遅延時間も少なくすることができ
るという効果が得うれる。
少なくて済むため、検出に必要な素子数が少なくて済み
、検出する時に生じる遅延時間も少なくすることができ
るという効果が得うれる。
第１図は従来のカウンタ装置の構成図、第２図は第１図
の検出ゲートの具体的回路構成図、第８図は本発明の一
実施例の構成図、第４図は第８図のタイムチャート図で
ある。 Ａ・・・バイナリ−ダウンカウンタ、（１）〜（６）・
・・フリップフロップ、（７）〜（２）・・・ブＪグラ
ム端子、（３・・・クロック信号入力端子、０・・・セ
ット信号入力端子。 （ト）・・・カウント値検出出カ端子、αト・・検出ゲ
ート代理人 森本義弘 第１図 第２図 、ｔ５
の検出ゲートの具体的回路構成図、第８図は本発明の一
実施例の構成図、第４図は第８図のタイムチャート図で
ある。 Ａ・・・バイナリ−ダウンカウンタ、（１）〜（６）・
・・フリップフロップ、（７）〜（２）・・・ブＪグラ
ム端子、（３・・・クロック信号入力端子、０・・・セ
ット信号入力端子。 （ト）・・・カウント値検出出カ端子、αト・・検出ゲ
ート代理人 森本義弘 第１図 第２図 、ｔ５
Claims (1)
- 【特許請求の範囲】 １、 セット機能を有するフリップフロップを単位ステ
ージとしてこの単位ステージヲＮ個（Ｎ〉２）縦続接続
してなるバイナリ−ダウンカウンタと、前記パイナリー
グウンヵウンタの検出すべきバイナリ−出力のうち′１
″となるＭ個（Ｍ＞１）の単位ステージの最上位ビット
ｔこ最も近い単位ステージを含むＬ個（１≦Ｌ＜Ｍ ）
の単位ステージの出力ならびに前記検出すべきバイナリ
−出刃のうちの０″となる単位ステージの出力の全てが
入力に接続された検出ゲートとを設け、検出ゲートの出
方を検出出刃としだカウンタ装置。 ２、 検出ゲートを論理積ゲートとすると共ｆζ、その
入力端子に、検出すべきバイナリ−出力のうちの“１″
となる単位ステージのうちの所ｆｍ（７）非反転出力と
、検出すべきバイナリ−出方のうちのゝ゛０”となる単
位ステージの反転出力の全てとを供給したことを特徴と
する特許請求の範囲第１項記載のカウンタ装置。 ３、検出ゲートを論理積ゲートとすると共に、その入力
端子に、検出すべきバイナリ−出力のうちの′１”とな
る単位ステージのうちの所定の反転出力と、検出すべき
バイナリ−出力のうちのゝ゛０”となる単位ステージの
非反転出力の全てとを供給したことを特徴とする特許請
求の範囲第１項記載のカウンタ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57198110A JPS5986924A (ja) | 1982-11-10 | 1982-11-10 | カウンタ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57198110A JPS5986924A (ja) | 1982-11-10 | 1982-11-10 | カウンタ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5986924A true JPS5986924A (ja) | 1984-05-19 |
| JPH0417489B2 JPH0417489B2 (ja) | 1992-03-26 |
Family
ID=16385639
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57198110A Granted JPS5986924A (ja) | 1982-11-10 | 1982-11-10 | カウンタ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5986924A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2020147677A (ja) | 2019-03-13 | 2020-09-17 | 富士ゼロックス株式会社 | 樹脂成形物及び樹脂組成物 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS517852A (ja) * | 1974-07-08 | 1976-01-22 | Seiko Instr & Electronics | |
| JPS5461448A (en) * | 1977-10-25 | 1979-05-17 | Matsushita Electric Ind Co Ltd | Digital frequency synthesizer |
-
1982
- 1982-11-10 JP JP57198110A patent/JPS5986924A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS517852A (ja) * | 1974-07-08 | 1976-01-22 | Seiko Instr & Electronics | |
| JPS5461448A (en) * | 1977-10-25 | 1979-05-17 | Matsushita Electric Ind Co Ltd | Digital frequency synthesizer |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0417489B2 (ja) | 1992-03-26 |
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