JPS61117954A - 中継器用フア−ストイン・フア−ストアウト回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、デジタル伝送路における中継器の内部回路に
用いられるファーストイン・ファーストアウト（以下、
ＦＩＦＯという）回路に関する。

（従来の技術） デジタル伝送路ではその伝送距離が長くなると、伝送路
での損失か大きくなり、これに伴なって伝送路中を伝送
されるデータを構成する信号のレベルの減衰が大きくな
る。デジタル伝送路中のデータは、２値化されたレベル
の組み合わせでその内容が表現されたものであるので、
そのレベルの減衰が大きくなれば、受信側の回路でレベ
ルの判別をする際に、その判別ができなくなる。

このため、伝送路の途中に、特に伝送距離が長い伝送路
には、減衰された信号のレベルを元のしヘルのらのに増
幅修正する中ＩＩＩ器が必要となる。

この場合、伝送路によっては、信号のレベルが減衰する
だけでなく、伝送路内での容量成分や誘導成分により信
号に位相歪が生じる場合がある。

したがって、単に信号のレベルを増幅修正するだけでは
、その位相歪を修正することができないが、この位相歪
が修正されないと、例えば伝送路の最終受信端部ではそ
の位相歪が蓄積されてしまい、該受信端部では正常にデ
ータを受信することができなくなる。

このような問題を解決するために、一般には信号を一旦
復調することによりデータをそのレベルや位相歪の修正
が行ない易い形にし、そしてその修正の後で再度、デー
タを変調して伝送路中に送出するような中継器が利用さ
れている。しかしながら、このような中継器では、デー
タの復調のためのクロックと変調のためのクロックとの
間に僅かのタイミング誤差が生じることは避けがたく、
この誤差をできるだけ軽減するためのパフファリノゲが
必要なものであった。

第３図は、これを解決するための従来の中継器の構成例
である。第３図に示す中継器では、伝送路からの受信デ
ータを復調器０１で一旦復調し、復調された受信データ
はノリアルであるので、ここで直列並列変換器０２でパ
ラレルに変換し、その後でＦＩＦＯ回路０３によりパブ
ファリングし、再びデータを並列直列変換器０４でパラ
レルからノリアルに変換し、そしてそれを変＊ａＯＳで
変調して送信データとして伝送路へ送出するようにして
いる。ただ、この中継器ではその中継動作のために、（
伝送ピットレート）Ｘ（並列ビット）＋（ＦＩＦＯ回路
０３内でのデータンフト時間）で表わされる中ＩＩＩ！
延時間が必要なものであった。

ところで、Ｃ５ＭＡ／ＣＤ方式のＬＡＮ（ローカル・エ
リア・ネブトワーク）等のように、そのノステム全体の
伝送遅延時間に制約がある場合にはリアルタイムでの中
継が要求される。したがって、このような中継が要求さ
れるシステムには、前記第３図の従来の中継器では中継
のための伝送遅延時間が大きすぎて採用しがたい。

そこで、中Ｕ遅延時間を短縮するしのとして第４図に示
す中継器が他の従来例として逼塞されている。第４図の
中継器では、直列並列変換器０２、並列直列変換器０４
をなくし、復調器Ｏ１から直接、ノリアルな受信データ
をＦＥＦＯ回路０３に与え、このＦＩＦＯ回路０３から
そのデータを取り出して変調器０５に人力するようにし
て、中継遅延時間の短縮を図っているが、一般的なＦ［
ＦＯ回路０３は、裏敗のフリップフロップを直列に接続
したシフトレジスタ構成である。このような構成では、
データの人口がソフトレジスタの第１段目の７リツプ７
０ツブに固定され、データの出口はソフトレジスタの最
終段のフリップフロップに固定されており、しかもデー
タがソフトする時間帯はデータが不定である。したがっ
て、新しいデータを人力する場合には後段のフリップフ
ロップ内のデータが次段のフリップフロップにソフトさ
れるのを待ち、データを取り出す場合には前段のフリッ
プフロップからデータがシフトされるのを待つ必要があ
った。即ち、この方式では新しいデータを取り出すごと
にＦＩＦＯ回路０３内で全データがソフトするための待
ち時間が必要となる。

このため、第４ｖｌＪの中継器ではＦＩＦＯ回路０３に
対してデータを人、出力する際にハンドシェイクのため
の制御２ｊ回路０６，０７が必要となる。このハンドシ
ェイクは、連続する中継データにいわゆる穴をあけない
ためにデータのピットレートよりも数倍高速の処理が要
求され、このことによりＦＩＦＯ回路０３だけでなくそ
のハンドシェイクのための制御回路０６．０７の制御機
能も高速にする必要があった。

本発明は、このような事情に鑑みてなされたしのであっ
て、直列並列変換器や並列直列変換器を使用する必要性
をなくしてその使用に伴なう中継遅延時間をなくしてリ
アルタイムでの中継を可能にし、またハンドシェイクの
必要性をなくしてそれに伴なう回路を不要にし、更に高
速のＦＩＦＯ回路の使用の必要性をなくし、回路構成を
簡略化することを目的とする。

（問題点を解決するための手段） 本発明は、このような目的を達成するために受１ごクロ
ックＩこ応答動作して順次ソフトクロックを出力するク
ロック出力手段と、Ｉ！ｌ１ｌｉｌｉ！からの受信デー
タがそれぞれの各入力部に共通に与えられ、かつ前記ソ
フトクロックが各クロック入力部Ｉこ個別に与えられる
ように構成された所定数のＤフリップフロップと、前記
Ｄフリップフロップの出力部に鱈別的に接続された入力
端子と、各入力端子間を切塵駆動制御されるとともに変
調器に接続された出力端子とを有するマルチプレクサと
、府紀マルチプレクサの出力端子の切換動作を送信クロ
ックに応答して制御する制御回路とを具備して構成され
ている。

（実施例） 以下、本発明を図面に示す実施例に基づいて詳細に説明
する。第１＠は、この実施例の回路図である。この実施
例の中継器は、復ａｕｔｏと、変！１１８２０と、更に
両ｎｏ、２（１）間１．ｍＦＩＰ。

回路３０を備えて構成されている。前記Ｂ調器ｌＯは伝
送路からの受信データを復調するとともに、受信クロッ
クｃｋｌを発生する。また、ｆｊｌｌ器２０はＦ’ｌＦ
Ｏ回路３０からの出力を変調するとと乙に、送信クロッ
クｃｋ２を発生する。両りロブクｃｋ１、ｃｋ２は非同
期であり、この実施例の中ｗＡａは、このようなりロッ
クｃｋ１．ｃｋ２で受信データを再送信するデノタル中
継器であり、ＦＩＦＯ回路３０は前記両りロブクｃｋ１
．ｃｋ２のりａツク差を吸収するバブファとしての機能
を有している。

このようなＦＩＦＯ回路３０において、データの書き込
みは受信クロックｃｋｌで行なわれ、またデータの読み
出しは送信クロックｃｋ２で行なわれるようになってい
る。このＦ［’ＦＯ＠１１ｇ３０において、３１は復調
１１０からの受信クロックｃｋｌに応答動作して順次ノ
ットクロ１りｃｋ３を出力するクロック出力手段として
のソフトレジスタである。３２ないし３５は、復調器１
０からの受信データａがそれぞれの各入力部りに共通に
与えられ、かつ前記ソフトクロックｃｋ３が各クロック
入力部Ｃに個別に与えられるように構成された所定数（
この実施例では４１）のＤフリップフロップである。

このＤフリ１プフロフプの用語は、これと同様の機能を
何する場合にはＲＳフリブプフロブプやＪＫフリブプフ
ロツプのようなフリツプフロツプであっても、このＤフ
リツプフロツプに含まれる。

３６は前記Ｄフリップフロップ３２〜３５の各出力部Ｑ
　１．：　ｔ１４別的に接続された入力端子Ｓ１ないし
Ｓ４と、各入力端子Ｓｌないし８４間を切損駆動制御さ
れるとともに変ｊｉｉｉ２０に接続された出力端子Ｓ５
とを有するマルチプレクサ、３７は前記マルチプレクサ
３６の出力端子Ｓ５の切湊動作を送信クロ１りｃｋ２に
応答して制御する制御回路としてのカウンタである。

次に上記構成の動作を第２図のタイムチャートに基づい
て説明する。復謂器！Ｏで復調された受信データａは、
ＦＩＰＯ回路３０の全りフリブブ７０ツブ３２〜３５に
共通に供給されるが、第１番目の受信データ■が供給さ
れるときは、ソフトレジスタ３１からソフトクロックｃ
ｋ３が同図（ｂ）に示すように第１のＤフリップフロッ
プ３２のクロック入力部Ｃに供給されるから、この第１
Ｄフリツプ７０ツブ３２には同図（「）に示すように第
１番目の受信データ■がラッチされろ。第２番目の受信
データ■が全Ｄフリ１プフロップ３２〜３５に供給され
るときは、同図（Ｃ）に示すようにソフトクロックｃｋ
３が第２Ｄフリブプ７０フプ３３に供給されるから、こ
の第２Ｄフリツプフロツプ３３には同図（ｇ）に示すよ
うに第２番目の受信データ■がラッチされる。このよう
に各Ｄフリップフロップ３２〜３５に同図（ｂ）〜（ｅ
）に示すように順次シフトクロックｃｋ３が入力するこ
とにより、各Ｄフリップフロップ３２〜３５には同図（
「）〜（ｉ）に示すようにそれぞれ第１番目から第４番
目までの受信データ■〜■が順次ラッチされる。

しかして、ソフトレジスタ３１の動作が一巡し、第１Ｄ
プリツプフロツプ３２に再びノットクロ１りｃｋ３が人
力すると、該Ｄフリップフロップ３２は第５番目の受信
データ■をラッチするのであるが、それまでの開、第１
Ｄフリツプフロブプ３２は第１番目の受信データのをラ
ッチしている。

一方、変調器２０からは送信りａツクｃｋ２がカウノタ
３７に入力し、同図（ｋ）に示すよっなカウンタ３７の
カウノト出力によりマルチプレクサ３Ｇの入力端子５１
〜Ｓ４が順次切り換わる。そして第１Ｄフリブプフロノ
プ３２か第１番目の受信データ■をラッチしている間に
、マルチプレクサ３６の入力端子が第１Ｄフリツプフロ
ツプ３２側に切り換わって、該Ｄフリップフロップ３２
にラッチされている受信データ■が読み出されて変調器
２０へ送出される。マルチプレクサ３６による読み出し
のタイミングは、この実施例では受信データの４ビット
以内であればよい。このように、マルチプレクサ３６は
、各Ｄフリップフロップ３２〜３５に順次受信データが
ラッチされるのに追随する状格で切換動作し、各Ｄフリ
ップフロップ３２〜３５にラッチされている受信データ
を読み出し、変５４器２０へ送出する。

このように各Ｄフリップフロップ３２〜３５にＮ番目の
受信データが人力されたのち、（Ｎ　＋　４　）番目の
受信データが来るまでの間に受信データの読み出しを行
なえばよい。一般に、リアルタイムでデータの中継をす
る中継器では、受信クロックと送信クロックとのタイミ
ング誤差は、送信局で使用されている発！ｌｉ器と中ｕ
５に使用されている発振器との誤差に起因しているため
、僅かである。

具体的には、そのタイミング誤差は、（クロック誤差）
×（データビット数）となって、通常、数ビツト内に収
まる。したがって、そのタイミング誤差が４ビット以内
であれば、ｇＤフリブブフロ１プ３２〜３５に対する読
み出しタイミングを、上記した許容時間内で適宜設定す
ることにより、受信クロックｃｋｌと送信クロックｃｋ
２とのタイミング誤差を吸収することができる。

（効果） 以上のように、本発明によれば、データの復調のための
クロックと変調のためのクロックとの間の僅かのタイミ
ング誤差を吸収することができ、そのため、本発明のＦ
ＩＦＯ回路を用いた中ｕ′ｍでは、直列並列変換器や並
列直列変換器を使用する必要性がなく、しかもその使用
に伴なう中継遅延時間をなくなり、リアルタイムでの中
継が可能になろ。

また、本発明のＦＩＦＯ回路を用いた中ａＳでは、ハノ
ドノヱイクの必要性がなくなり、それに伴なう制御回路
が不要となるほか、高速のＦＩＦＯ回路の使用の必要性
らなくなり、中継器全体の回路構成を簡略化することが
できる。

【図面の簡単な説明】

第１図は本発明の一実施例のブロック図、第２図はその
動作を示すタイムチャート、策３図および第４図はいず
れも従来の中継器のブロック図である。 １０・・１誠器、２０・・・変調器、３０・・ＦＩＦＯ
回路、３Ｉ　ノフトレノスタ（クロック出力手段）、３
２〜３５・Ｄフリップフロップ、３６・・マルチプレク
サ、３７　・カウンタ（制御回路）。

Claims (1)

【特許請求の範囲】
1. （１）デジタル伝送路からの受信データを復調する復調
   器と、前記復調器の出力を変調してこれを送信データと
   してデジタル伝送路に出力する変調器との間に設けられ
   るファーストイン・ファーストアウト回路において、 受信クロックに応答動作して順次シフトクロックを出力
   するクロック出力手段と、 前記復調器からの受信データがそれぞれの各入力部に共
   通に与えられ、かつ前記シフトクロックが各クロック入
   力部に個別に与えられるように構成された所定数のＤフ
   リップフロップと、 前記Ｄフリップフロップの各出力部に個別的に接続され
   た複数の入力端子と、各入力端子間を切換駆動制御され
   るとともに前記変調器に接続された出力端子とを有する
   マルチプレクサと、 前記マルチプレクサの出力端子の切換動作を送信クロッ
   クに応答して制御する制御回路とを具備してなる中継器
   用ファーストイン・ファーストアウト回路。