JPS6111805A - シ−ケンス制御装置 - Google Patents
シ−ケンス制御装置Info
- Publication number
- JPS6111805A JPS6111805A JP13100884A JP13100884A JPS6111805A JP S6111805 A JPS6111805 A JP S6111805A JP 13100884 A JP13100884 A JP 13100884A JP 13100884 A JP13100884 A JP 13100884A JP S6111805 A JPS6111805 A JP S6111805A
- Authority
- JP
- Japan
- Prior art keywords
- flag
- data
- instruction
- control device
- sequence control
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B19/00—Program-control systems
- G05B19/02—Program-control systems electric
- G05B19/04—Program control other than numerical control, i.e. in sequence controllers or logic controllers
- G05B19/07—Program control other than numerical control, i.e. in sequence controllers or logic controllers where the program is defined in the fixed connection of electrical elements, e.g. potentiometers, counters or transistors
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Automation & Control Theory (AREA)
- Programmable Controllers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、複数の演算部を持ち、複数のプログラムの並
列処理を行なうシーケンス制御装置に関する。
列処理を行なうシーケンス制御装置に関する。
第１図に従来め並列処理方式のシーケンス制御装置の一
例を示す。８の外部機器から６の入力部を介して取り込
んだデータを基に、１と２の記憶部に格納されたプログ
ラムに従って、３と４の演算部にて演算を行なう。演算
結果は７の出力部を通じて外部機器に渡される。５は内
部出力記憶部であり一演算の途中経過等、直接外部に出
力する必要のないデータを一時格紬しておくためのもの
である。以上のような従来のシーケンス制御装置の場合
、演算部３と４はそれぞれ非同期で演算を行なうため、
相互間のデータの受は渡しの同期化がとれないという欠
卓があった。たとえば、位置決め装置の２軸制御を行な
うような場合、３の演算部が１の記憶部に格納されたプ
ログラムに従ってＸ軸位置座標データとＹ軸位置座標デ
ータを取り込んで、５の内部出力記憶部に格納し、これ
をもとに記憶部１と２の相方のプログラムで次の位・置
座標の指令等の演算を行なう。このような場合、３の演
算部がＸ軸データを５の内部出力に格納した時点で、４
の演算部が５の内部出力からデータを取り出して演算を
行なう可能性もある。このようなタイミングでは、Ｘ軸
のデータだけが最新データでＹ軸の位置座標データは旧
データ□のままとなｈ、これらのデータを基にして４の
演算部が演算を行なっても正しい結果は得られない。同
様に、４の演算部が５の内部出力記憶部からＸ軸座標デ
ータを読み出した直後に、３の演算部がＸ、 Ｙ軸と
もデータを更新する可能性もある。このように従来のも
のにおいては、５の記憶部に設定されるデータの同時性
が保証できないという欠点があった。
例を示す。８の外部機器から６の入力部を介して取り込
んだデータを基に、１と２の記憶部に格納されたプログ
ラムに従って、３と４の演算部にて演算を行なう。演算
結果は７の出力部を通じて外部機器に渡される。５は内
部出力記憶部であり一演算の途中経過等、直接外部に出
力する必要のないデータを一時格紬しておくためのもの
である。以上のような従来のシーケンス制御装置の場合
、演算部３と４はそれぞれ非同期で演算を行なうため、
相互間のデータの受は渡しの同期化がとれないという欠
卓があった。たとえば、位置決め装置の２軸制御を行な
うような場合、３の演算部が１の記憶部に格納されたプ
ログラムに従ってＸ軸位置座標データとＹ軸位置座標デ
ータを取り込んで、５の内部出力記憶部に格納し、これ
をもとに記憶部１と２の相方のプログラムで次の位・置
座標の指令等の演算を行なう。このような場合、３の演
算部がＸ軸データを５の内部出力に格納した時点で、４
の演算部が５の内部出力からデータを取り出して演算を
行なう可能性もある。このようなタイミングでは、Ｘ軸
のデータだけが最新データでＹ軸の位置座標データは旧
データ□のままとなｈ、これらのデータを基にして４の
演算部が演算を行なっても正しい結果は得られない。同
様に、４の演算部が５の内部出力記憶部からＸ軸座標デ
ータを読み出した直後に、３の演算部がＸ、 Ｙ軸と
もデータを更新する可能性もある。このように従来のも
のにおいては、５の記憶部に設定されるデータの同時性
が保証できないという欠点があった。
また、これを防ぐため、１の記憶部のプログラムが終了
してから、再び先頭より実行するまでのサイクリック処
理の間隙を利用して、データを更新する方法もとられた
が、プログラムの長さが長（なると、デー□り更新の頻
度が少なくなシ、応答が遅くなるという欠点があった。
してから、再び先頭より実行するまでのサイクリック処
理の間隙を利用して、データを更新する方法もとられた
が、プログラムの長さが長（なると、デー□り更新の頻
度が少なくなシ、応答が遅くなるという欠点があった。
本発明の目的は、複数のプログラムを並列処理する場合
、容易にデー夕の受は渡しの同期化な計れるシーケンス
制御装置を提供することＫある。
、容易にデー夕の受は渡しの同期化な計れるシーケンス
制御装置を提供することＫある。
本発明の特徴は、各演算部よりアクセス可能なフラグ記
憶部を設け、このフラグ記憶部がセットされているかど
うかにより次の命令以下の処理を行なうかどうか決定す
るようにしたことＫある。
憶部を設け、このフラグ記憶部がセットされているかど
うかにより次の命令以下の処理を行なうかどうか決定す
るようにしたことＫある。
上記フラグ記憶部をチェックすることにより、受は渡し
のエリアをアクセスし°てよいかどうか判断できるため
、データの受は渡しの同期がとれる。
のエリアをアクセスし°てよいかどうか判断できるため
、データの受は渡しの同期がとれる。
以下、本発明の一実施例を第２図、第３図により説明す
る。
る。
第３図は本実施例のシーケンス制御装置の一例のブロッ
ク図である。外部機器８から入力部６を介して取り込ん
だデータを基に、記憶部１．２に格納されたプログラム
に従って、演算部３．４にて演算を行なう。演算結果は
出力部７を通じて外部機器８に渡される。５は内部出力
記憶部であＪ、演算の途中経過等、直接外部に出力する
必要のないデータを一時格納しておくためのものである
。
ク図である。外部機器８から入力部６を介して取り込ん
だデータを基に、記憶部１．２に格納されたプログラム
に従って、演算部３．４にて演算を行なう。演算結果は
出力部７を通じて外部機器８に渡される。５は内部出力
記憶部であＪ、演算の途中経過等、直接外部に出力する
必要のないデータを一時格納しておくためのものである
。
本実施例の特徴は各演算部３．４から直接アクセス可能
なフラグ記憶部９を設け、このフラグがセットされてい
れば指定した場所にジャンプし、リセットされていれば
フラグをセットしてジャンプせず、次の命令から実行し
ていく命令（仮ＫＩＲＩ８１！１ＲＶＥ命令と呼ぶ）を
有し、かつ、このフラグをリセットする命令（以後ＩＦ
ＲＩＫ命令と呼ぶ）を有することＫある。
なフラグ記憶部９を設け、このフラグがセットされてい
れば指定した場所にジャンプし、リセットされていれば
フラグをセットしてジャンプせず、次の命令から実行し
ていく命令（仮ＫＩＲＩ８１！１ＲＶＥ命令と呼ぶ）を
有し、かつ、このフラグをリセットする命令（以後ＩＦ
ＲＩＫ命令と呼ぶ）を有することＫある。
データの受は渡しの同時性を保つためには、第３図（ａ
）の如く、データを内部出力記憶部５にセットするプロ
グラム１０の前にＲ’１．ＢｎＲＶＲ命令を入れる。こ
の命令を実行する処理手段３．４はまずフラグをチェッ
クし、これがセットされていなければ、セットして他の
演算部忙対してデータを更新中であることを知らしめる
。そして、プログラム１０の終了後、’ＰＲＦ！Ｆｉ命
令によシフラグ記憶部９をリセットする。この時のプロ
グラムの実行順序を第３図（ｂ）に示す。実線がプログ
ラムの実行、破線はジャンプを示す。この例は、シルケ
ンスプログラムなので、サイクリック処理が行なわれて
いる。一方、ＲＥ８ＫＲＶＢ命令が実行された時−７ラ
グ記憶部９がセットされていると、演算部３．４は、次
の命令に移らずにＲＢＢＲＲＶＢ以降に示されたジャン
プ先忙ジャンプする。
）の如く、データを内部出力記憶部５にセットするプロ
グラム１０の前にＲ’１．ＢｎＲＶＲ命令を入れる。こ
の命令を実行する処理手段３．４はまずフラグをチェッ
クし、これがセットされていなければ、セットして他の
演算部忙対してデータを更新中であることを知らしめる
。そして、プログラム１０の終了後、’ＰＲＦ！Ｆｉ命
令によシフラグ記憶部９をリセットする。この時のプロ
グラムの実行順序を第３図（ｂ）に示す。実線がプログ
ラムの実行、破線はジャンプを示す。この例は、シルケ
ンスプログラムなので、サイクリック処理が行なわれて
いる。一方、ＲＥ８ＫＲＶＢ命令が実行された時−７ラ
グ記憶部９がセットされていると、演算部３．４は、次
の命令に移らずにＲＢＢＲＲＶＢ以降に示されたジャン
プ先忙ジャンプする。
この時の実行順序を示したのが、第３図（ｃ）である。
以上ノＩ’ｔｌｌｉ８１ＲＶＫ、Ｆ’Ｒ，ＢＢ命令によ
り、受は渡しデータの更新中には必ず９のフラグがセッ
トされている状襲となり、他の演算部は、このデータを
アクセスできないから、データがすべて更新されＰＲＥ
Ｋ命令が実行された後に読み込むことに起り、読み込む
データの同時性が確保できる。
り、受は渡しデータの更新中には必ず９のフラグがセッ
トされている状襲となり、他の演算部は、このデータを
アクセスできないから、データがすべて更新されＰＲＥ
Ｋ命令が実行された後に読み込むことに起り、読み込む
データの同時性が確保できる。
以上のようＫ、本発明によれば、応答速度を犠牲にする
ことなしに、複数のプログラム間で、データの受は渡し
の同時性を保証することが可能なシーケンス制御装置を
得ることができる。
ことなしに、複数のプログラム間で、データの受は渡し
の同時性を保証することが可能なシーケンス制御装置を
得ることができる。
第１因は、従来の並列処理型シーケンス制御装置の一例
を示すプルツク図−第、２図は本発明の−実施例を示す
シーケンス制御装置のブロック図、第３図は本実施例に
よるプログラム実行順序を示す図である。 １．２・・・プログラム記憶部、３．４・・・演算部、
５・・・内部出力記憶−，６・・・入力部、７・・・出
力部、８・・・外部機器、９・・・フラグ記憶部、１０
・・・データ受は渡しプログラム 代理人 弁理士 高 橋 明 夫＄ １ 目
を示すプルツク図−第、２図は本発明の−実施例を示す
シーケンス制御装置のブロック図、第３図は本実施例に
よるプログラム実行順序を示す図である。 １．２・・・プログラム記憶部、３．４・・・演算部、
５・・・内部出力記憶−，６・・・入力部、７・・・出
力部、８・・・外部機器、９・・・フラグ記憶部、１０
・・・データ受は渡しプログラム 代理人 弁理士 高 橋 明 夫＄ １ 目
Claims (1)
- 複数のプログラムを格納する記憶部と、外部機器より信
号を取り込む入力部と、入力部より取り込んだデータを
基に前記記憶部から読み出した複数のプログラムに従つ
て演算を行なう複数の演算部を有する制御部と、前記演
算結果を外部機器に伝える出力部とを具備して成るシー
ケンス制御装置において、前記演算部からアクセス可能
なフラグ記憶部を設け、このフラグ記憶部がセツトされ
ているか否かにより、次の命令以下の処理を行なうか否
かを決定する処理手段を有することを特徴とする、シー
ケンス制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13100884A JPS6111805A (ja) | 1984-06-27 | 1984-06-27 | シ−ケンス制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13100884A JPS6111805A (ja) | 1984-06-27 | 1984-06-27 | シ−ケンス制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6111805A true JPS6111805A (ja) | 1986-01-20 |
Family
ID=15047808
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13100884A Pending JPS6111805A (ja) | 1984-06-27 | 1984-06-27 | シ−ケンス制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6111805A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5617401A (en) * | 1979-07-23 | 1981-02-19 | Omron Tateisi Electronics Co | Sequence controller |
| JPS5789104A (en) * | 1980-11-21 | 1982-06-03 | Toyota Motor Corp | Control method of parallel processing type programmable controller |
-
1984
- 1984-06-27 JP JP13100884A patent/JPS6111805A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5617401A (en) * | 1979-07-23 | 1981-02-19 | Omron Tateisi Electronics Co | Sequence controller |
| JPS5789104A (en) * | 1980-11-21 | 1982-06-03 | Toyota Motor Corp | Control method of parallel processing type programmable controller |
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