JPS61120517A - 遅延制御回路 - Google Patents

遅延制御回路

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JPS61120517A
JPS61120517A JP60249976A JP24997685A JPS61120517A JP S61120517 A JPS61120517 A JP S61120517A JP 60249976 A JP60249976 A JP 60249976A JP 24997685 A JP24997685 A JP 24997685A JP S61120517 A JPS61120517 A JP S61120517A
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JP
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propagation delay
lead
output
control circuit
delay
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JP60249976A
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ステイーブン　エス．チヤン
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Original Assignee
LSI Corp
LSI Logic Corp
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    • H03K2005/00234—Layout of the delay element using circuits having two logic levels
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は論理回路における伝播遅延制御装置に関するも
のであって、更に詳細には、温度や電源電圧等の製造上
のファクタや外部的環境条件に拘わらず半導体構成体内
において一定の時間遅延を維持する方法及び構成に関す
るものである。
一般的に、特定の時間期間中に、回路内の与えられた位
置に与えられたデジタル信号が現われることが予定され
る。例えば、ＲＯＭの如きメモリ装置を読み取る場合に
、適宜のアドレス用及びイネーブル用信号を受領した後
の与えられた時間期間内にデータ出力リード上にデータ
情報が与えられることが予定される。換言すると、読み
取られるべき所望のアドレス及びチップイネーブル又は
出力イネーブル信号を受け取った後に、その後１１秒よ
りも早くなく且つその後１２秒よりも遅くない時間にデ
ータ信号が現われることが予定される。このことの理由
は、データ情報を受け取るべき回路はこの時間期間中に
与えられるべきデータ情報を必要とする態様で構成され
ているからである。このデータ情報が時間Ｔｌ前に与え
られると、前のデータが失なわれることがある。時間Ｔ
１と時間Ｔ２との間の期間にデータが与えられない場合
、そのデータは受け取られることがない。時間Ｔ２の後
も継続してデータが与えられる場合、別のメモリ装置又
は他の回路によって与えられる様な付加的データが失な
われることがある。
同様な態様で、多数の回路の任意の１つからの２通信号
は与えられた時間期間中に選択したノードに現れねばな
らない。特定の処理パラメータ、電源電圧レベル、デバ
イスの周囲温度等の多数のファクタによって発生される
伝播遅延における変動に起因して、適宜の時間窓の間に
データが与えられることを確保することが困難であった
り不可能であったりすることが多々ある。多くのシリコ
ン半導体において、ゲートの伝播遅延は処理変動。
温度等に依存して著しく変化することがある。
本発明は、以上の点に鑑みなされたものであって、上述
した如き従来技術の欠点を解消し、改良した伝播遅延制
御を行なうことの可能な回路及び方法を提供することを
目的とする。
本発明に基づいて構成された回路は、デジタル人力信号
を受け取る為の入力端子及び該入力信号を受け取った後
に所定時間経過後に出力信号を供給する出力端子を有し
ている０本発明に基づいて構成された回路は、リングオ
シレータを有しており、該リングオシレータの供給する
信号の振動周波数は該リングオシレータを形成するゲー
トの伝播遅延に逆に依存し従って該回路の残部の伝播遅
延を表わしている。リングオシレータ内の構成要素によ
って導入される伝播遅延を決定する手段が設けられてお
り、それはマルチプレクサへ信号を供給して、該マルチ
プレクサは各々が予め定義された伝播遅延を与える複数
個の遅延線の選択した１つを選択する。この選択した選
択線は伝播遅延を供給し、それは、入力端子に接続され
ているデジタル回路の伝播遅延に加えられると１本発明
に基づいて構成される回路及びデジタル回路の一定の伝
播遅延を与える。従って、該付加的回路の遅延と逆の関
係の遅延を持った遅延時間を選択することによって１例
えば、動作温度又は電源電圧レベルにおける変動に起因
するデジタル回路の伝播、：）　　　　　遅延における
変動とは無関係に比較的一定なトータルの伝播遅延が与
えられる。
以下、添付の図面を参考に本発明の具体的実施の態様に
付いて詳細に説明する。　　　゛第１図は本発明の１実
施例の概略図である。回路４０の入力端子２３−１は、
潜在的に可変の伝播遅延を持ったデジタル回路２０の出
力リード２１へ接続されている。遅延ブロック２６は複
数本の遅延線を有しており、その１本はマルチプレクサ
３６によって選択される。遅延ブロック２６の特定の遅
延線はマルチプレクサ３６によって選択され、デジタル
回路２ｏによって与えられる伝播遅延の量に拘わらず、
デジタル回路２０の入力端子１９と出力端子３９との間
に実質的に一定の伝播遅延が与えられる。遅延ブロック
２６は実施上任意の数の遅延線を包含することが可能で
あるが、第１図の遅延ブロック２６は３本のこの様な遅
延線４２．４４．４５を持つものとして示しである。
リングオシレータ２５はゲート動作されるリングオシレ
ータであって、それは＋ｊソングシレータ２５を形成し
ているゲート３３．３４．３５の伝播遅延に依存する周
波数を持っている出力信号をカウンタ３７へ供給する。
一般的に、回路２０及び回路４０は同一の半導体物質の
本体内に構成され、従って同一の電源を共用すると共に
同一の温度にあり、従ってゲート３３．３４．３５のゲ
ート遅延は実質的に同じであり且つデジタル回路２０を
形成するゲートによって与えられる伝播遅延及び遅延ブ
ロック２６のゲートによって与えられる伝播遅延と等し
い。カウンタ３７はリングオシレータ２５からの出力信
号を受け取り、且つポート４１上に出力信号を与え、そ
れはラッチ５０内にストアされ又それはデジタル回路２
０の入力リード１９と出力端子３９との間に一定の伝播
遅延を与えるのに必要な遅延に対応する伝播遅延を持っ
た遅延ブロック２６内にマルチプレクサ３６をして特定
の遅延線を選択させる。精密なタロツク信号（典型的に
、外部的に与えられる結晶をベースとしたクロック信号
）に応答して、制御手段４３がリングオシレータ２５の
ゲート動作とカウンタ３７のイネーブル動作及びリセッ
ト動作とラッチ５ｏの動作を制御する制御信号を供給す
る６回路４０は、表Ｉに示した如く、その動作の各サイ
クルの期間中に幾つかのフェーズを持っている。
第１のフェーズの期間中、ＧＡＴＥリングオシレータ信
号は高となり、その際にリングオシレータ２５をイネー
ブルさせてそれが振動を開始する。
次いで、カウンタ３７をイネーブルさせる為にＥＮＡＢ
ＬＥ　　Ｃ０ＵＮＴＥＲ信号が高となり、その際にカウ
ンタ３７がリングオシレータ２５によって与えられるパ
ルスをカウントする様にされる。
次いで、ＧＡＴＥリングオシレータ信号が低となり、リ
ングオシレータ２５をディスエーブルさせ。
カウンタ３７がそのカウントをインクリメントすること
を停止させる。次いで、ラッチ５０をイネーブルさせる
為にラッチカウント信号が高となり。
ラッチ５ｏにカウンタ３７によって与えられたカウント
をストアさせる。遅延補償回路４０とデジタル回路２０
との間の協同を可能とする為にイネーブルラッチ入力端
子１３が設けられている。このデジタル回路２０との協
同は、信号が第１遅延要素を介して伝播している間にマ
ルチプレクサ３６が第１遅延要素から第２遅延要素ヘス
イツチしてその信号が失なわれることが無い様にする為
に必要である。次いで、ＣＬＥＡＲＣ０ＵＮＴＥ信号が
高となり、カウンタ３７をゼロにリセットさせる。この
時に、新たなサイクルが開始される６従って、回路内で
与えられる伝播遅延を表わしており且つ遅延ブロック２
６の所望の遅延経路を表わすリングオシレータ２５の振
動周波数を表わすカウンタ３７によって与えられるカウ
ントでラッチ５０は周期的にアップデートされる。ラン
チ５０にストアされたカウントは、遅延ブロック２６内
の所望の遅延経路を選択するマルチプレクサ３６を制御
すべく機能する。
第１図におけるリングオシレータ２５と同様の態様で機
能する典型的なリングオシレータの１例を第２図に示し
である。リード５５．５６．５７上に与えられる信号を
第３ａ図、第３ｂ図、第３Ｃ図に電圧と時間の波形とし
て夫々示しである。
リード５５上の信号が論理０から論理１へ変化すると、
インバータ５２に特有の成る伝播遅延Δ（第３ａ図）の
後に、インバータ５２はリード５６上の信号を論理１か
ら論理Ｏへ変化させる。その結果、インバータ５１上の
入力信号はインバータ５１の出力信号を論理０とさせる
。この様に、リングオシレータ５０内の信号は論理１と
論理Ｏとの間を継続的に交互する。当然、インバータの
数が奇数である限り、より多数のインバータをリングオ
シレータ内で使用することが可能である。
第４ａ図及び第４ｂ図は、夫々、第１図のり−ド２４及
び２２上の信号の電圧と時間の間の関係の線図である。
リード２４上のゲート動作信号が論理Ｏであると、ＮＡ
ＮＤゲート３３の出力信号は論理１である。リード２４
上の信号が論理１であると、ＮＡＮＤゲート３３はイン
バータとして機能し、リングオシレータ２５を発振させ
る。従って、リングオシレータ２５は第４図に示した信
号を供給する。リード２４上の信号が論理１である間に
リングオシレータ２５の出力リード２２上に与えられる
パルスはカウンタ３７によってカウントされる。
カウンタ３７（第１図）は例示的な目的としてのみビッ
トカウンタとして示してあり、カウンタ３７はリングオ
シレータ２５内の伝播遅延の所望の測定精度に依存して
任意の数のビットを有することが可能である。より高精
度が必要な場合、リード２４上の信号の周波数を減少さ
せるか又はリングオシレータ２５の発振周波数を増加さ
せて、リングオシレータ２５のより多数のサイクルをカ
ウントすることを可能とさせる。従って、リングオシレ
ータ２５のゲート従って回路２０のゲートによって与え
られる時間遅延は一層正確に測定され且つカウンタ３７
は３ビツトを越えたビットで構成される。
第１図の遅延ブロック２６の別の実施例を第５図に示し
である。第５図において、遅延ブロック２６は図示した
如く直列に配した複数個のインバータを使用して形成さ
れている。複数個のタップが設けられており、各タップ
は、固有の伝播遅延を持っている入力リード２３−１上
に与えられる入力信号の型を与えている。従って、リー
ド２６−１上に与えられる信号は伝播遅延を持っておら
ず、リード２６−２上に与えられる信号は２個のインバ
ータの伝播遅延と等しい伝播遅延を持っており、以下同
様である。ラッチ５０（第１図）内にストアされている
カウントの制御下において。
マルチプレクサ３６は適宜のタップ２６−１乃至２６−
４を選択して所望の伝播遅延を持った出力リード３６−
１上に出力信号を供給する。
第６図は第１図のコントローラ４３の１実施例の概略図
を示している。この実施例において、コントローラ４１
は４ビツトカウンタ６１を有しており、それは入力端子
６ｏへ印加される外部的に供給されるＣＬＯＣＫ信号Ｃ
ＬＫをカウントする。
ＣＬＯＣＫ信号６ｏは高度に安定なＣＬｏＣＫであり、
典型的にはクリスタル制御されたオシレータから発生さ
れる０表■に示した如く、カウンタ６１が００１０のカ
ウントに達すると、ゲート６２−２は論理Ｉ　　５ＴＡ
ＲＴ　　ＲＩＮＧ　　０８ＣＩ　ＬＬＡＴＯＲ信号を供
給し、それはＲＳフリップフロップ６４のＳ入力端子へ
印加され、り一ド２４上に論理Ｉ　　ＧＡＴＥ　　ＲＩ
ＮＧ　　Ｏ８ＣＩ　ＬＬＡＴＯＲ出力信号を供給する。
カウンタ６１が０１００のカウントに達すると、ゲート
６２−１は論理Ｉ　　ＥＮＡＢＬＥ　　Ｃ０ＵＮＴＥＲ
信号を供給する。カウンタ６１が１１００のカウントに
達すると、ゲート６２−３は論理ｌ５ＴＯＰ　　ＲＩＮ
Ｇ　　０８ＣＩＬＬＡＴＯＲ信号を供給し、それはフリ
ップフロップ６４のＲ入力リードへ印加され、リード２
４上のＧＡＴＥ　　ＲＩＮＧ　　０８ＣＩＬＬＡＴＯＲ
信号を低とさせる。カウンタ６１が１１１０のカウント
に達すると、ゲート６１−４は論理Ｉ　　ＬＡＴＣＨＣ
０ＵＮＴ　　信号を供給する。カウンタ６１がＯｏ。
Ｏのカウントに達すると、ゲート６２−５は論理Ｉ　　
ＣＬＥＡＲＣ０ＵＮＴＥＲ信号を供給する。この様に、
非常に簡単な４ビツトカウンタ６１及び少数のゲートを
使用して第１図のコントローラ４３が構成されている０
本発明の他の実施例″１　　　　　はカウンタ値とカウ
ンタ３７への命令との間のその他の命令関係を有するこ
とが可能である。
本発明の１実施例においては、遅延ブロック２６の最長
遅延線が選択され、従ってこの最長遅延線によって導入
される遅延は、デジタル回路２゜によって導入されるこ
とのある最長伝播遅延とデジタル回路２０によって導入
されることのある最短遅延の間の差と略々等しい。回路
４０は、出力端子３９上の出力信号がデジタル回路２０
の入力リード１９から出力端子３９への間でデジタル回
路２０によって導入される最長の潜在的遅延と略々等し
い伝播遅延を持つ様に適宜の遅延線を選択する。従って
、本発明に拠れば、回路（デジタル回路２０等）は、集
積回路における処理上の変動、温度変動、電源電圧、又
は回路の伝播遅延に影響を与えることのあるその他のフ
ァクタに無関係に、トータルの伝播遅延が一定であるこ
とを確保する為に付加的な伝播遅延を付加する為の手段
を具備して構成されている。重要なことであるが、遅延
ブロック２６内にインバータが使用される場合、各遅延
要素は、入力端子２１に接続されている回路（不図示）
によって与えられる信号の反転ではなくそれと等価なも
のを与える為に偶数個のインバータを有するものでなけ
ればならない。この回路は、集積回路の全ての構成要素
が同一のプロセス及び温度変動に露呈される場合の集積
回路に特に有効である。その他の遅延要素、例えば入力
リード同志を結線したＡＮＤゲートを遅延ブロック２６
内のインバータの代わりに使用することが可能である。
遅延要素は遅延ブロック２６に類似した遅延ブロックで
設ける必要はない。カウンタ３７で表わされる遅延を選
択する１方法は、各ゲートに可変遅延要素を設けること
である。これは、該回路の各論理ゲート内に幾つかの遅
延要素と１個のマルチプレクサとを設けることによって
達成可能である。別の方法は、合体トランジスタ論理（
ＭＴＬ、又集積注入論理Ｉ”Ｌとしても知られている）
ゲートのベースへ供給されるべき電流量を選択するもの
であり、それによりこれらのゲートによって導入される
伝播遅延を変化させる。この点に関しては、）Ｉｏｌｔ
著の「電子回路：デジタル及びアナログ（Ｅｌｅｃｔｒ
ｏｎｉｃ　Ｃ１ｒｃｕｉｔ：　Ｄｉｇｉｔａｌ　ａｎｄ
　Ａｎａｌｏｇ）　Ｊ、第７図−第１５図、１９７８年
に開示されている。
第７図は本発明に基づいて構成されたパルス発生器の１
実施例を示している。第７図のパルス発生器７０は、何
時所望の期間を持ったパルスが出力端子７７に供給され
るべきかを画定する入力信号を受け取る為の入力端子７
１を有している。複数個の伝播遅延経路７２．７３．７
４が示されているが、当然に、任意の数の所望の伝播遅
延経路を使用することが可能である。各遅延線７２．７
３．７４は、入力端子７１に印加される入力信号の固有
の伝播遅延を供給する。伝播遅延手段７２．７３．７４
の出力リードはマルチプレクサ７５の入力リードへ印加
され、それは、制御リード（不図示）へ印加される制御
信号に応答して、遅延線７２．７３．７４の所望の１つ
を選択する。所望の遅延手段からマルチプレクサ７５に
よって選択される信号は排他的ＯＲゲート７６の１人力
リードへ印加される。排他的ＯＲゲート７６の他方の入
力リードは、その入力信号として、端子７１へ印加され
る入力信号を受け取る。この様に、入力端子７１に印加
される各入力信号に応答して排他的ＯＲゲート７６は出
力端子７７上に出力パルスを供給する。本発明の１実施
例において、マルチプレクサ７５は、例えば第１図のラ
ッチ５０内にストアされているカウント値の如きカウン
ト値によって制御され、その際に出力端子７７上に発生
される出力パルスのパルス幅が処理、温度、電源電圧等
における種々の変動に渡って実質的に一定であることを
確保する０本発明の別の実施例においては、マルチプレ
クサ７５は、出力端子７７上に与えられる出力パルスが
所望により複数個のパルス幅の任意の１つを持つことを
可能とする制御信号によって制御される。
以上、本発明の具体的実施の態様に付いて詳細に説、明
したが１本発明はこれら具体例にのみ限定されるべきも
のではなく１本発明の技術的範囲を逸脱することなしに
、種々の変形が可能であることは勿論である。
表■ サイクル開始（Ｓｔａｒｔ　Ｃｙｃｌｅ）リングオシレ
ータ開始（Ｓｔａｒｔ　Ｒｉｎｇ　０ｓｃｉｌｌａｔｏ
ｒ）カウンタイネーブル（Ｅｎａｂｌｅ　Ｃｏｕｎｔｅ
ｒ）リングオシレータ停止（Ｓｔｏｐ　Ｒｉｎｇ　０ｓ
ｃｉｌｌａｔｏｒ）カウントラッチ（Ｌａｔｃｈ　Ｃｏ
ｕｎｔ）カウンタクリア（Ｃ１ｅａｒ　Ｃｏｕｎｔｅｒ
）サイクル開始へ（Ｇｏ　ｔｏ　５ｔａｒｔ　Ｃｙｃｌ
ｅ）表■ に笠１ユ リングオシレータ開始　　　　００１０カウンタイネー
ブル　　　　　０１００リングオシレータ停止　　　　
１　１　０　０カウントラツチ　　　　　　　１　１　
１　０カウンタクリア　　　　　　　００００
【図面の簡単な説明】 第１図は本発明の１実施例の概略図、第２図はリングオ
シレータの概略図、第３ａ図乃至第３ｃ図は第２図のリ
ングオシレータによって与えられる電圧対時間の各波形
線図、第４ａ図及び第４ｂ図は第１図の回路２５内に与
えられる信号の２つの電圧対時間の各波形線図、第５図
は第１図の遅延ブロック２６の別の実施例の概略図、第
６図は第１図のコントローラ４３の１実施例の概略図、
第７図は本発明に基づいて構成されたパルス発生器の１
実施例の概略図、である。 （符合の説明） １９：入力端子 ２０：デジタル回路 ２５：リングオシレータ ２６二遅延ブロツク ３６：マルチプレクサ ３７：カウンタ ４０：遅延補償回路 ５ｏ：ラッチ ５３：インバータ 特許出願人　　　　エルニスアイ　ロジックコーポレー
ション ＦＩＧＩ ＦＩＧ、　２ ＦＩＧ、３０−

Claims (1)

  1. 【特許請求の範囲】 １、半導体要素内の伝播遅延を制御する伝播遅延制御回
    路において、前記半導体要素における伝播遅延を検知す
    る手段、伝播遅延手段、前記半導体要素における伝播遅
    延を検知する手段に応答して前記伝播遅延手段の伝播遅
    延を調節する手段、を有することを特徴とする伝播遅延
    制御回路。 ２、特許請求の範囲第１項において、前記半導体要素に
    おける伝播遅延を検知する手段が前記半導体要素内に包
    含される１つ又はそれ以上のゲートを介しての伝播遅延
    を検知する手段を有していることを特徴とする伝播遅延
    制御回路。 ３、特許請求の範囲第２項において、前記１つ又はそれ
    以上のゲートがオシレータを形成し、前記１つ又はそれ
    以上のゲートを介しての伝播遅れを検知する手段が前記
    オシレータの周波数を検知する手段を有していることを
    特徴とする伝播遅延制御回路。 ４、特許請求の範囲第１項において、前記伝播遅延手段
    が、各々が関連した伝播遅延を持った複数個の伝播遅延
    経路と、前記複数個の伝播遅延経路の１つを選択する手
    段とを有しており、前記選択する手段が前記半導体要素
    における前記伝播遅延に応答して制御されることを特徴
    とする伝播遅延制御回路。 ５、特許請求の範囲第４項において、前記伝播遅延経路
    の１つ又はそれ以上が１つ又はそれ以上のゲートを有し
    ていることを特徴とする伝播遅延制御回路。 ６、入力端子と出力端子とを持った伝播遅延制御回路に
    おいて、Ｎを正整数として各々が前記入力端子へ接続し
    た入力リードと出力リードとを持っており伝播遅延を与
    える為のＮ複数個の遅延要素、各々が個別的に前記遅延
    要素の前記第２リードの１つに接続されているＮ複数個
    の入力リードと前記出力端子へ接続されている出力リー
    ドとセレクタ入力ポートとを持っているマルチプレクサ
    手段、出力リードを持ったオシレータ手段であってその
    出力信号の出力周波数は前記入力端子へ接続した回路の
    伝播遅延変動と共に変化するオシレータ手段、前記オシ
    レータ手段の前記出力リードに接続した入力リードと前
    記セレクタ入力ポートに接続した出力ポートとを持った
    周波数検知手段であって前記マルチプレクサ手段をして
    前記遅延要素の１つを選択させる前記入力リード上に受
    け取られる信号に応答して出力信号を供給する周波数検
    知手段、を有することを特徴とする伝播遅延制御回路。 ７、特許請求の範囲第１項において、入力リードを持っ
    ており且つ前記オシレータ手段の前記出力リードとして
    機能する出力リードを持っている第１インバータ、前記
    第１インバータの前記出力リードに接続された入力リー
    ドを持っており且つ出力リードを持っている第２インバ
    ータ、前記第２インバータの前記出力リードへ接続され
    た入力リードを持っており且つ前記第１インバータの前
    記入力リードへ接続された出力リードを持った第３イン
    バータ、を有することを特徴とする伝播遅延制御回路。 ８、半導体要素における伝播遅延を制御する方法におい
    て、前記半導体要素における伝播遅延を検知し、かく検
    知した伝播遅延に応答して補充的な伝播遅延を与える、
    各ステップを有することを特徴とする方法。 ９、特許請求の範囲第８項において、前記検知ステップ
    が前記半導体要素内に構成されたオシレータの周波数を
    測定することを包含することを特徴とする方法。 １０、特許請求の範囲第８項において、前記補充的な伝
    播遅延を与えるステップが複数個の伝播遅延経路の１つ
    を選択することを包含することを特徴とする方法。
JP60249976A 1984-11-09 1985-11-09 遅延制御回路 Pending JPS61120517A (ja)

Applications Claiming Priority (2)

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US670454 1984-11-09
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